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电路设计的误区,这样的坑你们踩过几个?

做电路设计不是一件容易的事有丰富的实验经验来避免误解并取得胜利。在没有成为专家级工程师的情况下,踩坑是正常的。让我们来看看对电路设计的误解。你坐下来看看你踩过的坑吗?

电路设计的误区,这样的坑你们踩过几个?

点评:自动布线必须占用更多PCB面积,同时产生的过孔比手动布线多很多倍,在大批量产品中,PCB除了商业因素,制造商降价所考虑的因素是线宽和过孔量,它们分别影响PCB钻头的成品率和消耗量节省了供应商的成本,为降价找到了理由。

点评:信号需要上下拉的原因有很多,但并非所有人都需要上下拉。上下拉电阻拉一个简单的输入信号,电流低于几十微安,但拉一个驱动信号,其电流将达到毫安级。目前的系统通常有32个地址数据,隔离后可能有244/245总线和其他信号。如果上拉,这些电阻将消耗几瓦的功耗。

点评:不用I/O如果口腔悬挂,一点外部干扰可能会成为反复振荡的输入信号,MOS设备的功耗基本上取决于门电路的翻转次数。如果拉起来,每个引脚也会有微安级电流,所以最好的方法是设置输出(当然,其他驱动信号不能连接到外面)。

点评:FGPA功耗与使用的触发器数量和翻转次数成正比,因此相同型号的功耗FPGA在不同电路不同时刻的功耗可能相差100倍。尽量减少高速翻转的触发器数量是降低FPGA功耗的基本方法。

点评:大多数存储器的功耗在选片时有效(无论是否OE和WE如何选择比片无效时大100倍以上,应尽量使用CS在满足其他要求的情况下,控制芯片并尽可能缩短芯片选择脉冲的宽度。

评论:除了少数特定信号(如1000)BASE-T、CML),都有过冲,只要不是很大,就不一定需要匹配,即使匹配也不是最好的匹配。TTL输出阻抗小于50欧姆,有些甚至20欧姆,如果也使用这么大的匹配电阻,电流很大,功耗不可接受,信号范围小,一般信号输出高电平和输出低电平输出阻抗不同,也不能完全匹配。所以是的TTL、LVDS、422等信号接受422等信号的匹配。

评论:硬件只是一个舞台,唱歌是软件,几乎每个芯片访问,每个信号的转换几乎都由软件控制,如果软件可以减少存储访问次数(使用更多的存储器变量,使用更多的内部CACHE等),及时响应中断(中断通常是低电平和有效的上拉电阻)和其他对特定单板的具体措施,将有助于降低功耗。

点评:CACHE在某些情况下,增加不一定会导致系统性能的提高。CACHE反而比使用CACHE还快。原因是搬到CACHE为了提高系统效率,必须重复使用中的数据。因此,通常只在通信系统中打开指令CACHE,数据CACHE即使打开,也只局限于一些存储空间,比如堆栈部分。同时,程序设计也需要考虑CACHE关键代码循环体的长度和跳转范围涉及到容量和块大小。如果一个循环就像CACHE大一点,又在反复循环,那就惨了。

点评:BSP存储接口设置的默认值是根据最保守的参数设置的。在实际应用中,应合理部署总线工作频率和等待周期等参数。有时降低频率会提高效率,例如RAM访问周期为70ns,总线频率为40M存取时间为3个周期,即75ns如果总线频率为50M时间必须设置为4个周期,但实际访问时间放慢到80ns。

点评:真的DMA硬件抢占总线后,同时启动两端设备,在一个周期内在这里阅读,在那里写作。但许多嵌入式设备CPU内的DMA只是模拟,每次启动DMA在做很多准备工作(设置起始地址和长度等)之前,在传输通常是读取芯片暂存,然后写,即移动数据需要两个时钟周期,比软件快(不需要指令,没有循环跳转和其他额外工作),但如果只移动几个字节,也做一堆准备工作,一般涉及函数调用,效率不高。所以这是DMA只对大数据块才适用。

评论:数据总线的值一般由控制信号或时钟信号的某个边缘采样,只要边缘有足够的建立时间和保持时间,干扰范围不会有太大影响(当然,最好不要超过芯片能承受的最大电压值),但时钟信号无论频率有多低(频谱范围很宽),其边缘是关键,必须确保其单调,跳跃时间需要在一定范围内。

评论:边缘越陡,频谱范围越宽,高频部分能量越大;信号越高,辐射越容易(如微波广播可以制作手机,许多国家不能制作长波广播),越容易干扰其他信号,导线传输质量越差,可以使用低速芯片。

评论:一般原则是,当信号在导线上的传输时间超过其跳转时间时,信号的反射问题非常重要。信号反射的原因是线路阻抗不均匀,匹配的目的是接近驱动端、负载端和传输线的阻抗。

但能否很好地匹配信号线?PCB拓扑结构也有很大关系,传输线分支、过孔、角、插件、不同位置和地线距离会改变阻抗,这些因素会使反射波形变得极其复杂,难以匹配,所以高速信号只使用点到点,尽量减少过孔、角等问题。

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