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1.硬件工程师面试题集(DSP，嵌入式系统、电子线路、通信、微电子、半导体)1以下是一些基本的数字电路知识问题，请简要回答。什么是Setup和Hold时间？答：Setup/Hold Time用于测试芯片输入信号和时钟信号之间的时间要求。建立时间(SetupTime)在触发器时钟信号上升之前，数据可以保持稳定的时间。输入数据信号应提前时钟上升(如上升）T时间到达芯片，通常称为建立时间SetupTime。如不满足 Setup Time，此时此刻不能将此数据打入触发器，只有在下一个数据中 当时钟上升时，数据可以打入触发器。保持时间(Hold Time)指触发器。
2.时钟信号上升后，数据保持稳定不变。如果Hold Time不够，数据也不能打入触发器。(2) 什么是竞争和冒险？怎样判断？如何消除？答：在组合逻辑电路中，由于门电路的输入信号通过不同的通路，延迟会不同，导致到达门的时间不一致。我们称这种现象为竞争。由于竞争而在电路输出端可能产生尖峰脉冲或毛刺的现象叫冒险。如果布尔式有相反的信号，可能会产生竞争和冒险。解决方案：一是添加布尔式消去项，二是在芯片外加电容。(3) 请画出用 D触发器实现 2倍分频逻辑电路答：将D触发器的输出端加非门连接到 D端即可，如下图所示：OUTPUTCLK(4) 线是什么？
3.与逻辑相比，硬件特性的具体要求是什么？答:线与逻辑是连接两个或多个输出信号的功能。在硬件上，使用0C门实现(漏极或集电极开路)，防止灌电流过大烧坏 0C门,应在0C门输出端接一上 拉电阻(线或下拉电阻)。(5) 同步逻辑和异步逻辑是什么？同步电路和异步电路有什么区别？答:同步逻辑是时钟之间固定的因果关系。异步逻辑是时钟之间没有固定的因果关系.可分为同步电路设计和异步电路设计。同步电路使用时钟脉冲同步其子系统，而异步电路不使用时钟脉冲同步，其子系统使用特殊的开始和完成信号同步。异步电路具有无时钟歪斜、低功耗、平等等优点。
4.平均效率而不是最差效率、模块化、可组合和可重用性。你知道常用的逻辑电平吗？TTL与COMS电平能直接连接吗？答:常用的电平标准， 低速的有 RS232、RS485、RS422、TTL、CMOS、LVTTL、LVCMOS、 ECL、ECL、LVPECL 等等，高速有 LVDS、GTL、PGTL、 CML、HSTL、SSTL 等。一般说来，CMOS电平比TTL电平噪声容限较高。一般来说，如果不考虑速度和性能，TTL与CMOS可交换设备。但需要注意的是，有时负载效应会导致电路工作异常，因为有些TTL电路需要下一级输入阻抗作为负载才能正常工作。(6) 请在微机接口电路中绘制典型的输入设备和微机接口。
5.典型输入设备和微机接口的逻辑示意图(数据接口、控制接口、锁定器/缓冲器)如下:控制数据息线地址总线中的信号A/dlo门 输输M接数据信号编程逻辑器件是什么？答: ROM(只读存储器)，PLA(可编程逻辑阵列)，FPLA(现场可编程逻辑阵列)，PAL(可编程 阵列逻辑)GAL(通用阵列逻辑)，EPLD(可擦除的可编程逻辑器件 )、FPGA(现场可编程门阵 列)、CPLD(复杂的可编程逻辑器件)等，其中ROM、FPLA、 PAL、GAL、EPLD是出现较 早期的可编程逻辑器件，FPGA和CPLD它是当今最流行的两种可编程逻辑器件。FPGA是基于 :找表结构。
6、，而CPLD 是基于 :乘积项结构。3、用 VHDL 或 VERILOG、ABLE 描述8位D触发器逻辑4 请简述用 EDA软件(如PROTEL)设计(包括原理图和 PCB图倒调试出样机的整体 每个环节应该注意哪些问题？答:完成电子电路设计方案的整个过程大致可分为:(1)原理图设计(2)PCB设计(3)投板(4)部件焊接(5)模块化调试(6)整机调试。注意以下问题:(1)原理图设计阶段注意适当添加旁路电容和去耦电容；调试时注意适当添加试验点和0欧洲电阻进行测试；注意适当添加 实现抗干扰和阻抗匹配的0欧电阻、电感和磁珠PCB设计阶段应特别注意自己设计的部件封装，以防止板材。
7.打出打出后不能焊接；FM部分接线应尽可能短、粗，电源和接地线应尽可能粗；旁路电容器和晶体振动应尽可能靠近芯片对应的管脚；注意美观、使用方便；（3）投板说明所需工艺和制板要求；（4）元件焊接，防止芯片焊接位置错误，管脚不对应；防止虚焊、漏焊、搭焊等；（5）模块化调试应首先调试电源模块，然后对控制模块进行调试，然后对其他模块进行调试发现短路时完全连接电源；调试模块时适当隔离其他模块；每个模块的技术指标必须大于客户的要求；（6）尔霍夫定理KCL ：电路中的任何节点，流入节点的电流等于流出节点的电流( KVL 同理)6.描述反馈电。
8.列出道路的概念和应用程序 反馈是将放大器输出信号 (电压或电流 )部分或全部回收到放大器输入端和输入信号进入 行比较 (相加或相减 )，并使用比较获得的有效输入信号来控制输出，负反馈可用于稳定输出 信号或增益， 还可扩展通频带， 特别适用于自动控制系统。正反馈可以形成振荡， 适合 振荡电路和波形发生电路。7.负反馈类型及其优点 电压并联反馈、电流串联反馈、电压串联反馈和电流并联反馈 降低放大器的增益灵敏度， 改变输入电阻和输出电阻， 改善放大器的线性和非线性失真， 有 8.放大电路频率补偿的目的和方法是什么？ 频率补偿是为了改变频率特征，减少频率特征。
9.时钟和相位差使输入输出频率同步 相位补偿通常是为了提高稳定的裕度，有时相位补偿和频率补偿的目标是矛盾的 不同的电路或组件对不同频率的放大倍数不同， 如果输入信号不是单一的 频率，会导致高频放大倍数大，低频放大倍数小，结果输出的波形产生失真 放大电路中频率补偿的目的： 一是提高放大电路的高频特性， 相反，它可以通过引入负反馈来克服 能出 自激振荡现象使放大器稳定工作。由于晶体管结电容的存在，在放大电路中 放大电路频率响应的高频段往往不理想， 要解决这个问题， 常用的方法是在电路中 引入负反馈。由于晶体管结电容的存在，在放大电路中 放大电路频率响应的高频段往往不理想， 要解决这个问题， 常用的方法就是在电路中 引入负反馈。 然后， 负反馈的引入引入了新的问题， 即负反馈电路会出现自激振荡。
10、现 因此，为了使放大电路能够正常稳定地工作，必须对放大电路进行频率补偿。 频率补偿的方法可分为偿和滞后补偿， 主要是通过接入一些阻容元件来改变放大电 目前，锁相环9、有源滤波器与无源滤波器的区别在于高频段的开环增益。 无源滤波器：该电路主要有无源元件R、 L 和 C 组成：有源滤波器：集成运输和运输 R、C 组成，具有无电感、体积小、重量轻等优点。 集成运输的开环电压增加 益和输入阻抗很高， 输出电阻小， 在构成有源滤波电路后，还具有一定的电压放大和缓冲作用。 集成运输的开环电压增加 益和输入阻抗均很高， 输出电阻小， 在构成有源滤波电路后，还具有一定的电压放大和缓冲作用。 但是集成运输带宽有限，所以目前有源 滤波电路的工作频率难以很高。10.名词解释: SRAM 、 SSRA。
11、M 、SDRAM 、压控振荡器 (VCO)SRAM ：静态 RAM ；DRAM ：动态 RAM ； SSRAM ： Synchronous Static Random Access Memory 同步静态随机访问存储器， 它的一种类型 SRAM 。 SSRAM 所有访问都在时 钟的上升 /从下降边开始。地址、数据输入和其它控制信号均与时钟信号相关。这一点和异步SRAM 不同，异步 SRAM 访问独立于时间 数据输入和输出由地址变化控制。 SDRAM ：Synchronous DRAM 同步动态随机存储器。11.名词解释: IRQ 、BIOS 、USB 、 VHDL 、SDR 。(1)。
12、 IRQ ：中断请求(2) BIOS ：BIOS 是英文 Basic Input Output System 直译后的缩略语 文名称就是 基 输入输出系统 。其实， 它是一组固化到计算机内主板上一个 ROM 芯片上的程序 ，它保 计算机最重要的基本输入输出程序和系统设置 启动后的自检程序和系统自启动 程序。其主要功能是为计算机提供底层， 硬件设置和控制最直接。USB : USB，是英文 Universal Serial BUS 缩写(通用串行总线) 中文简称串线，是规范计算机与外部设备连接和通信的外部总线标准。(4) VHDL ： VHDL 的英。
13、文全写为： VHSIC ( Very High Speed Integrated Circuit ) Hardware Description Language. 翻译成中文是超高速集成电路硬件描述语言。 主要用于描述数字系 统一的结构、行为、功能和界面。(5)SDR :软件无线电，一种无线电广播通信技术，它基于软件定义的无线通信协议而非通过硬连线实现。换句话说，频带、空中接口协议和功能可以通过软件下载和更新而不完全更换硬件来升级。SDR为构建多模式、多频、多功能无线通信设备提供有效的安全性 全解决方案。12.单片机上电后不工作。首先检查电源电压是否正常。用电压表测量。
14.接地引脚和电源引脚之间的电压取决于是否为电源电压，如常用的5V。下一步是检查复位引脚电压是否正常。按复位按钮和放开复位按钮分别测量电压值，看是否正确。然后检查晶体振动是否振动。一般来说，用示波器检查晶体振动引脚的波形。注意使用示波器探头 X10”档。另一种方法是在复位状态下测量10 按住复位键，口电平 不放，然后测量 10 口(不接外拉 P0 除外)电 压力，看是否是高电平，如果不是高电平，主要是因为晶体振动没有振动。另外要注意的是，如果在片内使用， ROM(大多数情况下，现在， 已经很少有用外部扩 ROM的 )，一定要把 EA引脚拉高，否则程序会乱跑。有时使用模拟。
15.器可以，但不能烧成片子，往往是因为EA引脚没有拉高缘 所以(当然，晶振没有起振的原因只有一个)。通过以上几点的检查，一般可以消除故障。如果系统不稳定，有时是由于电源滤波不良。单片机电源引 脚跟引脚之间的接连O.luF会改善电容。 如果电源没有滤波电容，则需要更大的滤波电容器，如220uF的。当系统不稳定时，可以并上 试试电容(芯片越近越好)。13.最基本的三极管曲线特征答：三极管曲线特征是指三极管的伏安特征曲线，包括输入特征曲线和输出特征曲线。输入特性是指添加到基极和发射极电压中的三极管输入回路VBE与 由其产生的基极电流IB 关系。输出特性通常是。
16.指某一基极电流IB在控制下，三极管的集电极和发电极之间的电压 VCE同集电极电流IC的关系图(1)典型输入特性曲线图(2)典型输出特性曲线图(3)直、交流负载线，功耗线14、什么是频率响应，怎么才算是稳定的频率响应，简述改变频率响应曲线的几个方法答：这里仅对放大电路的频率响应进行说明。在放大电路中，由于电抗元件(如电容、电感线圈等)及晶体管极间电容的存在，当输入信号的频率过低或过高时，放大电路的放大倍数 的数值均会降低，而且还将产生相位超前或之后现象。也就是说，放大电路的放大倍数(或者称为增益)和输入信号频率是一种函数关系，我们就把这种函数关系成为放大电路的频 率响应或频率特性。放大电路的频。
17、率响应可以用幅频特性曲线和相频特性曲线来描述，如果一个 放大电路的 幅频特性曲线是一条 平行于x轴的直线(或在关心的频率范围内平行于x轴)，而相频特性曲线是一条通过 原点的直线(或在关心的频率范围是条通过原点的直线)，那么该频率响应就是稳定的改变频率响应的方法主要有：(1)改变放大电路的元器件参数；(2)引入新的 元器件来改善 现有放大电路的频率响应；(3)在原有放大电路上串联新的放大电路构成多级放大电路。15、给出一个差分运放，如何进行相位补偿，并画补偿后的波特图答：随着工作频率的升高，放大器会产生附加相移，可能使负反馈变成正反馈而引起自激。进行相位补偿可以消除高频自激。 相位补偿的原理是：。
18、在具有高放大倍数的中间级， 利用一 小电容C (几十几百微微法)构成电压并联负反馈电路。可以使用电容校正、 RC校正 分别对相频特性和幅频特性进行修改。波特图就是在画放大电路的 频率特性曲线时使用 对数坐标。波特图由 对数幅 频特性和对数 相频特性两部分组成，它们的横轴采用对数刻度lg f，幅频特性的纵轴采用lg |Au|表示，单位为dB ;相频特性的纵轴仍用$表示。高通电路与低通电踣的皴特图通电廉波帚毎(町低通电陆注特囲16、基本放大电路的种类及优缺点，广泛采用差分结构的原因基本放大电路按其接法分为共基、共射、共集放大电路。共射放大电路既 能放大电流又能放大电压，输入电阻在三种电路中居中，输。
19、出电阻较大，频带较窄共基放大电路只能 放大电压不能放大电流，输入电阻小，电压放大倍数和输出电阻与共射放 大电路相当，频率特性是三种接法中最好的电路。常用于宽频带 放大电路。共集放大电路只能 放大电流不能放大电压，是三种接法中输入电阻最大、输出电阻最小的电路，并具有电压跟随的特点。常用于电压大电路的输入级和输出级，在功率放大电路中也常采用射极输出的形式。广泛采用差分结构的原因是差分结构可以抑制温度漂移现象。17、 给出一差分电路，已知其输出电压Y+和Y-，求共模分量和差模分量设共模分量是 Yc,差模分量是 Yd,则可知其输Y+=Yc+Yd Y-=Yc-Yd 可得 Yc=(Y+ + Y-)/2 Y。
20、d=(Y+- Y-)/218、 画出一个晶体管级的运放电路，说明原理下图(a)给出了单极性集成运放C14573的电路原理图，图(b)为其放大电路部分：图C14573电路原理图图(b) C14573的放大电路部分图(a)中T1 , T2和T7管构成多路电流源， 为放大电路提供静态偏置电流，把偏置电路简化后，就可得到图(b)所示的放大电路部分。第一级是以 P沟道管T3和T4为放大管、以 N沟道管T5和T6管构成的电流源为有源 负载，采用共源形式的双端输入、单端输出差分放大电路。由于第二级电路从T8的栅极输入，其输入电阻非常大，所以使第一级具有很强的电压放大能力。第二级是共源放大电路，以 N沟道管T。
21、8为放大管，漏极带有源负载，因此也具有很强的电 压放大能力。但其输出电阻很大，因而带负载能力较差。电容C起相位补偿作用。佃、电阻R和电容C串联，输入电压为 R和C之间的电压，输出电压分别为C上电压和R上电压，求这两种电路输出电压的频谱，判断这两种电路何为高通滤波器，何为低通滤 波器。当 RCT时，给出输入电压波形图，绘制两种电路的输出波形图。答：当输出电压为 C上电压时：电路的频率响应为jcoC记输入电压频谱为 (们则输出电压的频谱为啓)卡咖恥帀才他当输出电压为C上电压时屯路的频率响应为T日何= 尺+!一1+JejRC记输 Vth，当输出到达 VDD-Vth时管子已经关断了。 所以当栅压 为V。
22、DD时，源级的最高输出电压只能为VDD-Vth。这叫阈值损失。N管的输出要比栅压损失一个阈值电压。因此不宜用N管传输高电平。P管的输出也会比栅压损失一个阈值。同理栅压为0时，P管源级的输出电压范围为 VDD至,Vth因此不宜用P管传递低电平。22、画电流偏置的产生电路，并解释。基本的偏置电流产生电路包括镜像电流源、比例电流源和微电流源三种。下面以镜像电流源电路为例进行说明：淤融斛融HI鼬龄tqIhi鹹聊曲晡如殃蛀 龍应如料為mi to imM航它揀娥讎 d备肿讪“蛇郦椭*!卿U叫询 耐于船战飙现呐集瞅帆妬叫叫邛S O由于 溯谢糊籬帆礼器跌為WffiMffio 細电滋RWMi23、画出施密特电路。
23、，求回差电压。G.Ki砧用CMOS反相器构盛杓施密特址发舉5)电路悝(町帼殆捋号答：下图是用 CMOS反相器构成的施密特电路:假定反相器G】和巳是CMOS电瓶它们的例值电压为 f 如号,且/?( q，还有 clock的delay， 写 出决定最大时钟的因素，同时给出表达式T+TclkdealyTsetup+Tco+Tdelay ； TholdTclkdelay+Tco+Tdelay ；计算信号在这些60、说说静态、动态时序模拟的优缺点。 静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时。
24、的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表 中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的 时序问题。61、画出 CMOS 电路的晶体管级电路图，实现Y=A*B+C(D+E)此类题目都可以采用一种做法，首先将表达式全部用与非门和非门表示，然后将用CMOS电路实现的非门和与非门代入即可。 非门既可以单独实现， 也。
25、可 以用与非门实现(将两输入 端接在一起即可)下閨星用非门和与非f 实现Y的屯路I割。(a)非门62、利用4选1数据选择器实现(b)与非门F(x,y,z)=xz+yz假设选1数据选样器的地址端分别为A1和A0.数据输入端分别为DO.DK D丄和D3fl由于F(x.y.z) = xz + yz= O-y* z*+xy z + 1 yz-xyz令* DO=O, Dlx, D2=l, D3=x, Al(SD2)=yt AO(SDl)=z 即可实现 F 两数，It电路如下图：63、A、B、C、D、E进行投票，多数服从少数，输出是F(也就是如果A、B、C、D、E中1的个数比0多，那么F输出为1,否则F为。
26、0)，用与非门实现，输入 数目没有 限制记A赞成时 A=1，反对时 A=0 ； B赞成时 A=1，反对时 B=0 ； C、D、E亦是如此。由 于共5人投票且少数服从多数，因此只要有三人投赞成票即可，其他人的投票结果并不需 要考虑。基于以上分析，下图给出用与非门实现的电路：64、用逻辑门画出D触发器65、简述latch和filp-flop的异同本题即问锁存器与触发器的异同。触发器：能够存储一位二值信号的基本单元电路统称为“触发器”。锁存器：一位触发器只能传送或存储一位数据，而在实际工作中往往希望一次传送或存储多位数据。为此可把多个触发器的时钟输入端CP连接起来，用一个公共的控制信号来控制，而各个。
27、数据端口仍然是各处独立地接收数据。这样所构成的能一次传送或存储多位数据的电路就称为“锁存器”66、LATCH 和DFF的概念和区别本题即问D锁存器与D触发器的概念与区别。D触发器是指由 时钟边沿触 发的存储器单元，锁存器指一个 由信号而不是时钟控制的电平 敏感的设备锁存器通过锁存信号控制，不锁存数据时，输出端的信号随输入信号变化，就像信号通过缓冲器一样，一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。67、 latch与register的区别，为什么现在多用register。行为级描述中latch如何产生的latch是电平触发，register是边沿触发，register在同一时钟边沿。
28、触发下动作，符合同步电路的设计思想，而latch则属于异步电路设计，往往会导致时序分析困难，不适当的应用latch则会大量浪费芯片资源。68、How many flip-flop circuits are needed to divide by 16 (Intel)此题即间段计16分频盂聲多少触发器，此类问题的解法是：假没隔耍x分 频，则需要的触发器个数N为*N =1o/Q1上式屮的括号表示上取整*因此对于1(5分频*需要4个触发器*69、 用 filp-flop 和 logic-gate 设计一个 1 位加法器，输入 carryin 和 current-stage,输 出 carryout 。
29、禾口 next-stage.考设计具有输入输出缓冲功能的加法器，这样理解的话，题目做起来很简单，只要将输入和输出各加一个触发器 作为数据锁存器即可， 也就是需要 4个触发器。加法功能完全由门电 路实现。70、实现 N 位 Johnson Counter， N=5首先给大家解释下Johnson Counter，Johnson Counter即约翰逊计数器， 又称扭环形计数器，是移位寄存器型计数器的一种。由于环形计数器的电路状态利用率较低，为了在不改变移位寄存器内部结构的条件下提高环形计数器的电路状态利用率，只能从改变反馈逻辑电路上想办法。事实上任何一种移位寄存器型计数器的结构都可表示为如下图所示的一般形式。其中反馈逻辑电路的函数表达式可写成：移位爵存器型计数器的一般结构形式环形计数器是反馈逻辑函数中最谕单的一种，即D厂若将反馈逻辑函 数取为巩二乔 则可得到如下图所示的电路，这个电路称为扭环形计数器也 称为约翰逊计数器。CLK扭环形计数器电路由XV位移位寄存船构成的扭环形计数器的有效状态循环数为2N.因此无 法用冷=，的约翰逊计数器是无法实现的。下面给出梧的约翰逊计数器(不能自 启如71、 Cache的主要作用是什么，它与Buffer有何区别，DSPCa。