编号

级别

条目内容

备注

1

规定

原理图必须采用公司统一原理图库。

2

规定

应采用原理图 0.100 栅格

3

规定

原理图文本字体设置参照原理图设计规范，采用默认设置。说明文本为 82mil，管脚号为 66mil。

4

规定

原理图封面字体应调整到与栏目字体基本相同的大(建议使用) 180mil 字体）。

5

规定

原理图首页放置 ZTE_Cover_A4 作为封面，没有图框。

没有封面的模块电路

6

规定

除主页外，原理图均采用 ZTE_frameA4 或者 ZTE_frameA4plus 图框。只有当组件符号大，无法放置在图框中时，才能选择 ZTE_frameA3 图框。

7

规定

原理图主页封面 Checked，Normalized 和 Approved 三项不填写，其他条目需要正确填写。

模块电路无封面

8

规定

原理图各页图框除外 Checked 一项外，必须正确填写。填写的内容、页码、总页数等信息应以规定的用户变量填写（Customer Text）进行标注。

除模块电路外

9

规定

除封面页外，每页左下角应用环境变量注明修改日期；除封面和目录页外，每页左下角应注明本页的功能说明。

10

规定

原理图必须签名。多人设计原理图应在相应的页码上签名；单板负责人的名字应在封面上签名。签名采用汉语拼音，大写字母，姓在前面，姓在后面，用英文空格符隔开。对于修改和参考的原理图，签署最后一个修改者的姓名，并对原理图的质量负责。

11

提示

放置一个 Standard 库中的 ZTE_frameA4plus 以用户变量的形式正确填写图框

写所有内容，包括说明、日期等信息，其他页面复制页面内容可以加快工作速度，保持页面一致。

12

推荐

目录页放置 2 个 Contents 框架，左边是目录，右边是模块调用。两个框架应水平对齐。如果原理图页数较多，目录页只写目录，增加目录页，说明模块调用。

13

原理图各页内容依次为：封面、目录、电源、时钟、CPU、存储器、逻辑、背板(母板)接口等。

14

规定

每页内容紧凑但不凌乱、拥挤。

15

规定

原理图上的文字方向应统一，文字上方应朝原理图上方(正文)或左方(侧文)。

16

规定

原理图上的各种标记应清晰，文本不得重叠。

交叉标注另行规定

17

规定

各个芯片的局部去耦电容应和芯片布在同一页面或者就近放在下一页面上，并增加说明；多个器件的去耦电容共用一页图纸时，应标注去耦电容是为哪个器件放置；全局去耦（旁路）电容可以在电源部分或者原理图最后部分放置，并增加“GLOBE DECOUPLING”字样说明。

18

规定

仅和芯片相关的上拉或下拉电阻等器件，建议放置在芯片附近。

19

规定

电阻（电阻网络除外）、电容（电容网络除外）、电感的管脚标注，器件的 path

信息等不必要信息不要显示。

20

规定

元器件的位号要显示在该元件的附近位置，不应引起歧义。

21

规定

芯片的型号和管脚标注，精密电阻、大功率电阻、极性电容、高耐压电容、共模电感、变压器、晶振，保险丝等有特殊要求的器件参数要显示出来，LED  应标示型号或颜色。

22

规定

差分信号规定使用“+/-”符号，“+/-”可以在网络名的中间或  尾。

23

推荐

无特殊要求（例如系统方案命名需求）差分信号以“+/-”结尾。

24

规定

E1 信号线采用 TIP  来表示同轴电缆芯线（双绞线的+），用 RING  来表示同轴电缆屏蔽层（双绞线的-）。

25

规定

有确定 义的低电平有效信号采用*或者_N（引入逻辑的需要用_N）后缀结尾。“有确定 义”包括但不限于如下信号：片选，读写，控制，使能。

26

规定

所有的时钟网络要有网络标号，以 CLK 字符结尾，以便于 SI 分析、PCB 布线和检查；非时钟信号禁止以 CLK 等时钟信号命名后缀结尾。时钟信号命名应体现出时钟频率信息。 

27

规定

采用串联端接的信号（包括时钟），串阻在原理图上应就近放置于驱动器的输出端。串阻和驱动器之间不放置网络标号，串阻后的网络进行命名（时钟信号必须命名并满足时钟信号的命名规范）。

28

规定

所有单板内部电源网络的命名都必须采用“VCC”开头，单板接口电源的定义和系统定义保持统一。

29

规定

经过滤波的电源必须命名，命名也必须以“VCC”开头。

30

规定

在 PCB 布线时有特殊要求的网络要定义网络名，推荐在原理图上注明要求。

31

推荐

全局电源和地应调用原理图库中的符号。

32

规定

确认多个部分组成的器件原理图库，在打包过程中位号正确，没有出现错位等现象。

33

推荐

不推荐使用“Location”硬属性解决位号错位问题。

34

规定

使用 Alias 连接的网络，必须使用网络标号的方式进行连接，不能使用连线

(wire)进行连接。 

35

规定

禁止使用 SIZE 属性放置多个器件，例如测试点、去耦电容、光学定位点等。

36

规定

所有出页网络应放置出页符 offpage/offpg，出页符的方向应和信号流向一致。

原理图必须进行交叉标注。除总线等字符太多无法调整的网络之外，交叉标注的字符不应重叠。

37

offpage/offpg 符号的调用，应根据信号流向采用正确的符号，不应将符号进行翻转、镜像后使用。

38

推荐

Offpage/offpg  符号和交叉标注文字应尽量对齐。

39

器件管脚上的引线，应引出后再分叉，不得直接在器件管脚上分叉。

40

规定

兼容设计、料单可配置部分、调试用最终不安装部分器件，应在原理图上注明。

41

规定

原理图中的实现与设计说明中的描述一致。信号的命名应有意义。逻辑芯片管脚命名与设计说明、逻辑设计说明文档一致。建议信号命名尽量和有意义的芯片管脚命名一致。

42

规定

提供各单点网络列表和 连接管脚列表，并一一确认

43

提示

采用 Cadence 提供的工具对原理图和  PCB 的网表一致性进行检查。

44

推荐

原理图打印为 PDF  文件时，推荐使用 Arial 字体。

45

规定

模块电路不加封面和目录页。

46

规定

模块电路内部位号禁止使用硬属性。

47

规定

模块电路使用 Standard  库中的 inport，outport 和 ioport  和顶层相连。

48

规定

模块电路设计其他规范待添加

规定

力的 80%。

21  

规定

MCU  串口信号经芯片驱动后，将收发信号和地引到预留的 3Pin 插座

22  

规定

单板 3Pin RS-232 串口插座统一定义为：Pin1—本地发送 Tx；Pin2—地线；Pin3—本地接收 Rx。

23  

规定

通用件率满足事业部通用件率的要求：新板满足  90%，改版满足 80%。优先选用部门推荐的公用器件。

24  

规定

25  

规定

编号

级别

条目内容

备注

1  

推荐

FPGA  的 LE 资源利用率要保证在 50%～80%之间，EPLD 的  MC 资源的利用率要保证在 50%～90%之间。对于  FPGA 中的锁相环、RAM、乘法器、DSP

单元、CPU 核等资源，经过精确预算，允许使用到  100%。

2

推荐

预留一定数量的测试 IO（一般推荐不小于实际使用的  IO 数的 10%），测试 IO  中要有一定量（不少于 40%）要连接在测试针上。根据逻辑的复杂程度和管脚占用情况、版面紧凑程度可以斟酌安排。第一版测试针可以多留一些，稳定之后的版本可以少一些。

3

规定

可编程逻辑器件的输入时钟至少有一个本地的不间断时钟。CPU 接口等部分的设计，必须采用本地时钟完成。

4

规定

对于逻辑芯片的输入时钟，如果使用内部锁相环，必须保证时钟的输入频率、占空比、抖动、输出频率满足锁相环要求。锁相环电路尽量按照芯片提供的参考电路设计。

5

规定

对于可编程逻辑器件的悬空管脚（包括测试管脚、设计裁减导致的悬空输入等），必须确认其在正常工作中不能悬空。      

6

推荐

Lattice ISP Mach4000 系列器件，建议使能内部上拉，外部上拉采用 10K，下拉采用 1K 设计。       

7

推荐

一般情况下，Cyclone 器件外围上拉可采用 10K，下拉采用 1K  设计，避免下载之前出现不定态电平。

8

提示

Cyclone 器件设计时应对可能悬空的输出管脚使能内部上拉。

9

规定

PLD 设计中，不推荐使用可编程的总线保持功能。

10

规定

EPLD/FPGA 的专用输入管脚（时钟输入管脚）不要悬空

11

规定

FPGA 的  Done 指示管脚（包括 Conf_Done 和 Init_Done 信号）需要被监控。

12

规定

不要用特殊管脚当做普通的 IO 使用。

13

规定

FPGA 全局时钟输入必须从全局时钟输入管脚引入；其他时钟信号也应尽量从专用时钟输入管脚引入；全局复位以及其他全局信号尽量从专用的全局引脚引入。

14

规定

逻辑芯片的 nConfig、Conf_Done  和 nStatus 管脚应上拉，电阻选择参考手册规定。

15

推荐

为了防止 FPGA 的 nConfig  信号受到毛刺干扰，导致逻辑芯片异常掉逻辑，

可在 nConfig  管脚加一个 RC 电路。RC 电路靠近 FPGA  防止

16

规定 

对于采用 AS 模式下载的设计，要保证  nConfig 的上升沿落在 3.3V 电源稳定之后。

17

可能的话提供一定的慢速时钟给 EPLD/FPGA，在长定时时可以节省资源。

2.6电源设计

编号 

级

条目内容

1

规定

热拔插系统必须使用电源缓启动设计。

2

推荐

在压差较大或者电流较大的降压电源设计中，建议采用开关电源，避免使用 LDO 作为电源。对纹波要求较高的场合中，可以采用开关电源和 LDO 串联使用的方法。

3

规定

LDO 输出端滤波电容选取时注意参照手册要求的最小电容、电容的ESR/ESL 等要求确保电路稳定。推荐采用多个等值电容并联的方式，增加可靠性以及提高性能。

4

推荐

电源滤波可采用 RC、LC、π 型滤波。电源滤波建议优选磁珠，然后才是电感。同时电阻、电感和磁珠必须考虑其电阻产生的压降。

5

规定

大容量电容应并联小容量陶瓷贴片电容使用。

6

规定

电源必须有限流保护。

7

推荐

升压电源（BOOST）使用必须增加一个保险管以防止负载短路时，电源直通而导致整个单板工作掉电。保险的大小由模块的最大输出电流或者负载最大电流而定。

8

规定

单板输入电源要有防反接处理，输入电流超过 3A，输入电源反接只允许损坏保险丝；低于或等于  3A,输入电源反接不允许损坏任何器件。

9

规定

电源禁用磁饱和电路；禁止选用采用磁饱和电路的电源模块。

10

规定

对于多工作电源的器件，必须满足其电源上掉电顺序要求。

11

提示

  多个芯片配合工作，必须在最慢上电器件初始化完成后开始操作。    

12

推荐

采用 SO-8  封装的 LDO（如 MIC5209BM），用于密封环境时，为保证热应力降额满足要求，通常热耗不应超过  0.3W。

13

提示

电源控制芯片 JTAG  下载口单独引出。                              

14

推荐

在存在分板工艺，以及需要过波峰焊的单板上，-48V电源滤波尽量避免使用贴片陶瓷电容，必须使用的要保证布局时避免电容受到过多机械应力。

15

规定

单板电源引出单板使用，应该添加限流保护措施，避免外部负载短路造成单板无法正常工作。

16

推荐

电源模快/芯片感应端在布局时应采用开尔文方式。

17

提示

三端稳压器输出到输入应该有反向泄放二极管，防止掉电时损坏器件。

18

提示

不允许出现过大压差的不同电源之间，可用二极管限制压差。

2.7其他应用经验

编号

级

  条目内容   

1

规定

使用 CY2302 时钟驱动器，应注意如果对输入输出时钟的相位要求一致，那么必须选择 OUT2 反馈、OUT1 输出。

2

有极性的耦合电容注意其直流偏置电压，尤其是串联电感使用时应防止反向电压的产生。

3

电容的耐压和温度降额都必须满足公司降额要求。工作温度升高，电压的降额程度要增大。 

4

规定

电阻的功率和温度降额都必须满足公司降额要求。工作温度升高，功率的降额程度要增大。

5

规定

ADM706R 在使用中应该将 PFI 直接接电源，避免器件上电时进入测试模式。

公司通用电路采用上下拉设计。在 ADM706 更改设计之前，我部门指定不使用  ADM706R 器件，采用 MAX706 避免此问题。

6

规定

MPC860 的 TRST*设计时接/PRESET，避免器件上电时进入测试模式。

7

规定

860 的 TA  上拉要 1K，不能太大。

8

规定

在使用 MPC860 的设计中，如果只对  MPC860 硬件复位配置字用到的部分数据线通过硬件复位配置字驱动器进行驱动，其他数据线默认为 MPC860 内部下拉，那么 MPC860 的数据总线不能使用带总线保持功能的驱动器。

9

规定

系统应对指示灯颜色、状态进行规定。指示灯设计，绿灯亮/灭表示正常或者工作状态，红灯亮表示有告警，灭表示无告警。特殊情况下允许采用黄灯指示。除非外观需要，不推荐采用其他颜色的指示灯。

10

规定

面板灯必须经过驱动器进行驱动，应该采用低电平有效方式点灯（纯电源板另外考虑）。

11

规定

面板指示灯/输入输出外部信号不与单板内重要信号共用驱动器。

12

规定

面板灯 5V 使用  510 欧姆左右的电阻，3.3V 使用  330 欧姆左右的电阻。电阻应在公司通用件库中选取常用器件。

13

规定

单板内部 3.3V 指示灯推荐统一采用  1K 限流电阻。

14

规定

内部电源指示灯，如果电源电压低于  2V，必须经过三极管驱动发光二极管。

15

规定

面板灯（拨码开关、按钮）等上串接的电阻必须接在驱动器和指示灯（开关、按钮）之间，电阻靠近驱动器放置，避免外界干扰对驱动器的冲击。      

16

推荐

单板内部指示灯推荐使用低电平驱动指示灯，驱动能力足够时可以采用高电平点灯，选择主要从节省成本角度出发。    

17

规定

  单板内必须有电源指示，逻辑下载指示灯                         

18

规定

ADC 和 DAC  的模拟地和数字地引脚，在外面应该用最短的连线接到同一个低阻抗的接地平面上。

19

提示

以太网非点对点连接时。PHY  器件的驱动能力在器件的允许范围内要调到最大。

20

规定

正确配置CPU的上电配置管脚，配置管脚通过电阻上拉或下拉。（配置的内容主要包括：BOOT的数据宽度、FLASH的数据宽度、时钟的工作模式、地址映射模式、PCI的主从模式、PCI仲裁使能、BOOT是从LOCATION BUS还是PCI 上启动、锁相环时钟配置、输出阻抗等）

21

规定

MOSFET 的栅极（Gate）串  10 欧姆电阻可有效抑止振荡；MOSFET 并联使

用时，每个 MOSFET 的栅极要分  串 10  欧姆电阻。电阻尽量靠近栅极放置。

22

规定

与 MOSFET 栅极并联的  ZENER 二极管可能会引发振荡，要将其连接到栅极串阻的外侧。

23

规定

与 MOSFET 栅极并联的电容可能会引发振荡，要将其连接到栅极串阻的外侧。注意并联电容减慢了开关的速度，增加了  MOSFET 并联应用时的不平

24

提示

保证 MOSFET 的栅极驱动类似一个电压源，具有尽可能小的阻抗。

25

漏极和源极间并联阻容缓冲器或并联齐纳二极管和电容的串联吸收电路，这样在管子关断时漏极电流较快减小，使漏源极之间的电压在击穿电压值之下，起到保护管子的作用。

26

应减小 MOSFET  栅极电压的上升时间，使 MOSFET 尽量少的时间处于负温度系数区域，从而降低热失控的危险。

27

提示

MT9040、IDT82V3001A 等锁相环上电后或输入参考频率改变后必须复位锁相环。

28

规定

继电器线圈、风扇电机绕组等感性负载必须有续流二极管。

29

规定

继电器线圈工作电压不允许降额使用，继电器在应用中应注意是线圈是否有极性要求，避免退磁。

30

提示

继电器电路在设计中，应尽量让继电器长期处于释放状态，减小功耗，并减小线圈温升降低寿命的概率。 

31

提示

要保证光电耦合器能可靠地工作在开关状态， IF取值不能太小（可取值CTR

最大值对应IF的40％左右），并且集电极负载电阻要满足如下的关系式：

(VCC-VIL)/(CTR（min）*IF-II) ≤RL≤（VCC – VIH）/( ICEO + II)。

32

规定

按键、跳线、拨码开关与 IC 端口之间串接小电阻（推荐 100 欧姆）或并接 TVS 管做ESD  防护。推荐采用电阻以节省成本。对于上下拉都有电阻的设计方式，可将电阻放在跳线和器件之间作为保护。

33

规定

运算放大器设计为放大器时，同相输入和反相输入端的输入等效电阻要一致，减小输入偏置电流和误差电流引起的的误差和噪声。

34

规定

ADC、DAC  如果使用外部电压参考，应注意参考电压的精度和稳定性，只有在要求不高的情况下才可以采用电源作为参考电压，并且必须经过滤波。

35

推荐

单板上有多个处理器或高速器件，并且各处理器/高速器件对时钟同相工作无要求时，各器件的时钟相位尽量错开，减少同时动作的逻辑门数量，降低瞬态工作电流，从而降低单板或系统的  EMI。 

36

提示

  三态/OC/OD 时分数据/状态总线释放时应注意释放速度的问题。         

37

规定

非变压器隔离的差分信号，例如 RS-485  信号，LVDS 信号等，发送和接收侧必须采用相同的参考地。

38

  3.  可靠性设计                              

编号

级

  条目内容                                     

1

规定

钽电容的耐压要降额到 1/3  以下。

2

推荐

纹波电流大和冲击电流大可能引起钽电容失效，故冲击电流场合慎用钽电容，热插拔等电源瞬变场合谨慎选用钽电容。

3

推荐

避免使用大容量钽电容；可用并联的形式。

4

规定

钽电容失效易产生明火，故避免明火的场合慎用钽电容。

5

规定

电源模块选型时，应确保电源模块上的钽电容符合降额标准。

6

规定

工业级及商业级器件在实际使用中，结温降额应采用同样的降额标准，以确

保实际使用中具有较高的可靠性水平。

7

规定

面板监控线缆必须加入防静电保护电路（调用部门模块电路）。

8

推荐

单板上关键芯片、功耗较大 IC，附近预留接地插座以备  来加装散热器接地

9

散热器尽量多点、低阻抗、短距离接工作地平面。散热器与支柱、螺钉等的连接处采用星月孔与工作地平面连接；

10

规定

LDO  等芯片的散热体如果是接在电源脚上时，与之接触的散热器应该多点接到该电源上。

11

规定

器件或模块对散热器接地有明确要求时，按要求接地。如：带铝基板电源模块的基板和安装孔及散热器要接保护地。

12

规定

单板上无法实现将散热器接地方式处理时，散热器可以采用浮空方式。

13

规定

同轴电缆的外屏蔽层，屏蔽电缆的屏蔽层可以通过接口接保护地

14

规定

明确标注金属壳体的处理方式

15

推荐

器件带有金属壳体的引脚，将引脚连接到相应的地上。

ESD 防护器件接地端、金属外壳的元器件的金属外壳、屏蔽装置接到静电防护与屏蔽地；

编号

级别

条目内容

备注

1

规定

单板接口设计要和设计规范保持完全一致。

2

规定

背板插座上本板没有使用的PIN，不要连接到单板内的任何网络。

3

规定

热插拔系统的接口不应采用不支持插拔的标准。

4

规定

热拔插系统避免使用 I2C  总线。如因历史原因使用 I2C 总线，电源须采用二极管防止电流反灌。 

5

规定

背板输入的 TTL/CMOS 控制信号应该设置成高电平有效，一般情况处于低电平。     

6

规定

单板输出到背板的总线信号以及主备单板公用的信号，在单板上电前、单板异常状态下处于高阻态，各控制和状态信号符合设计方案约束。

7

规定

单板在局部掉电时不应出现器件损坏，不影响其他单板总线信号。

8

推荐

在基本不增加成本的情况下，在第一版设计时，建议保留可调部分设计，并增加可调部分的设计和冗余设计，要尽量多的增加可调部分的设计。如，通过电阻或跳线实现灵活的功能选择、尽量多的引出测试点、合理使用器件的空闲管脚增加器件之间的冗余通道（特  是逻辑器件之间），不同器件方案验证的兼容设计等。

9

规定

单板运行时不需要进行调节的地方一律不用可调器件。

10

推荐

设计应保证所有测试使用的跳线帽、跳线针在最终产品中不需安装。

11

规定

系统设计阶段必须进行系统级信号完整性设计，尽量避免复杂拓扑，对每块单板接口的拓扑进行约束，时钟等关键信号尽量采用点对点方式传送。

12

规定

系统设计阶段必须进行系统接口时序设计，考虑连接器、变化负载、温度、信号完整性等带来的波动，留出充分时序裕量，并规定各单板接口时序。

13

规定

RS-485 应考虑 Fail  Safe 设计，在空闲时差分电平应为 200mV 以上。

14

提示

RS-485 上拉或下拉偏置电阻的选择要注意器件的驱动能力。

15

提示

RS-485 总线要考虑总线上多块单板并联时总线上负载的影响。

16

推荐

单板能够检测自己输出的数据、时钟，方便故障定位。

17

应能够承受可能出现的最大电流  (包括热插拔时的电流)。插座有额定电流的参数，插座电源的针承受最大电流不得超过其额定电流，并要求有一定的降额。例如欧式 48PIN  的插座，每根针通过的电流不得超过 1A。

18

面板的 RUN，ALARM  灯用软件来控制，其他灯由硬件控制点亮。

19

推荐

子卡连接器定义时，不用的插针接地，分布分配，减小信号线间互感串扰。

20

推荐

E1 接口 RING  接地遵守公司惯例，发端接地，收端建议可配置为直接接地或者通过电容接地。可以套用公司模块电路的，依照公司模块电路实施。

21

规定

需要热拔插的接口，在连接器选型时必须保证工作地先于信号和电源连接。

推荐的顺序为地线-电源-信号。

22

规定

用于电缆互连的连接器，设计时注意信号引脚之间定义足够的地信号，以减小回流路径，降低信号之间的串扰，特  是电缆中的时钟信号和小信号要用地线与其它信号隔离。

编号

级

条目内容

备注

1  

规定

JTAG 口的器件都需要使用事业部规定的  JTAG 接口电路，单板提供 JTAG 插座。

2