同步逻辑是时钟之间固定的因果关系。异步逻辑是时钟之间没有固定的因果关系。 答案应与上述问题一致 〔补充〕：同步时序逻辑电路的特点：每个触发器的时钟端都连接在一起，并连接到系统的时钟端。只有当时钟脉冲到达时，电路的状态才能发生变化。改变后的状态将保持到下一个时钟脉冲，无论外部输入如何 x 状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点：除带时钟的触发器外，还可以使用无时钟的触发器和延迟元件作为存储元件。电路中没有统一的时钟，电路状态的变化直接由外部输入的变化引起。
同步电路：存储电路中所有触发器的时钟输入端都连接到相同的时钟脉冲源，因此所有触发器状态的变化都与添加的时钟脉冲信号同步。 异步电路：电路没有统一的时钟，一些触发器的时钟输入端与时钟脉冲源连接，与时钟脉冲同步，而其他触发器的状态变化不与时钟脉冲同步。
时序设计是电路设计的难点，时序设计的本质是满足每个触发器的建立/维护时间。
建立时间：触发器数据输入端的数据必须保持不变，直到时钟上升。 保持时间：触发器在时钟上升后，数据输入端的数据必须保持不变。
不考虑时钟skew，D2的建立时间不得大于(时钟周期)T - D数据最迟到达时间1T1max T2max）；保留时间不留时间（D数据最快到达时间T1min T2min）；否则D2数据将进入亚稳态并传播到后电路 (冒险也可以传播)
由于触发器内部数据的形成需要一定的时间，如果不满足建立和维护时间，触发器将进入亚稳态，触发器输出将在0和1之间不稳定，然后 输出稳定需要一段时间，但稳定值不一定是你的输入值。这就是为什么使用两级触发器同步异步输入信号。这样做可以防止异步输入 对于本级时钟，信号可能不满足建立维持时间，导致本级触发器产生的亚稳态传播到以下逻辑，导致亚稳态传播。 （更容易理解的方式）另一种理解方式：需要建立时间，因为触发器的D段像锁一样接收数据，需要一段稳定的时间来稳定前门的状态；需要保持时间，因为触发器需要反馈，从后门到前门。
这也是异步电路同步化的问题，可以参考《EDACN20050401年技术月刊。 亚稳态是指触发器在规定时间内无法达到可确认状态。使用两级触发器同步异步电路的电路实际上被称为一步同位器，它只能用于异步 同步信号。两级触发器可以防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立维护时间，第一脉冲到来后输出的数据为亚稳态 在脉冲到达之前，其输出的亚稳态数据必须在恢复一段时间后稳定，稳定数据必须满足二次触发器的建立时间。如果满足，则在下一个脉冲沿线 来时，由于输入端的数据满足其建立保持时间，二次触发器不会出现亚稳态。同步器的有效条件：一级触发器进入亚稳态后的恢复时间 二次触发器的建立时间 < = 时钟周期。 更确切地说，输入脉冲宽度必须大于同步时钟周期与第一触发器所需的保持时间之和。最安全的脉冲宽度是同步时钟周期的两倍。 所以，这样的同步电路对于从较慢的时钟域来的异步信号进入较快的时钟域比较有效，对于进入一个较慢的时钟域，则没有作用 。
同步电路的速度是指同步系统时钟的速度。同步时钟越快，电路处理数据的时间间隔越短，单位时间内电路处理的数据量越大。假设Tco是触发器的输入数据 延迟时间从触发器到数据到触发器输出端；Tdelay是组合逻辑的延迟；Tsetup是D触发器的建立时间。假设数据被时钟打入D触发 数据到达第一触发器Q输出端所需的延迟时间是Tco，组合逻辑的延迟时间是Tdelay，然后到达第二个触发器的D端，希望时钟在第一个 如果两个触发器再次稳定地进入触发器，时钟的延迟必须大于Tco＋Tdelay＋Tsetup，也就是说，最小时钟周期Tmin =Tco＋Tdelay＋Tsetup，即时钟频率最快Fmax =1/Tmin。FPGA该方法还计算了系统的最高运行速度Fmax。FPGA开发软件也是通过这种方法来计算系统最高运行速度Fmax。因为Tco和Tsetup它是由具体的设备工艺决定的，所以电路的设计只是 可以改变组合逻辑的延迟时间Tdelay，因此，缩短触发器之间组合逻辑的延迟时间是提高同步电路速度的关键。由于一般同步电路大于一级锁，因此需要电源 工作稳定，时钟周期必须满足最大延迟要求。因此，只有缩短最长延迟路径，才能提高电路的工作频率。通过适当的方法，将较大的组合逻辑分解成较小的N块 均匀分配组合逻辑，然后将触发器插入中间，使用与原触发器相同的时钟，可以避免两个触发器之间的过度延迟，消除速度瓶颈，从而改善电路的工作 频率。这就是所谓"流水线"技术的基本设计理念，即原始设计速度有限的部分可以在一个时钟周期内实现，在使用装配线技术插入触发器后，N个时钟周期可以实现，因此系统 加快工作速度，增加吞吐量。请注意，流水线设计将在原始数据通道上增加延迟，硬件面积将略有增加。
时序约束主要包括周期约束，偏移约束，静态时序路径约束三种。通过添加时序约束可以综合布线工具调整映射和布局布线，是设计达到时序要求。 添加时间限制的一般策略是先添加全局限制，再增加快速和慢速例外路径的特殊限制。在添加全局约束时，首先定义设计的所有时钟，分组每个时钟域的同步元件，增加分组的周期约束，然后对其进行FPGA/CPLD输入输出PAD添加偏移约束和全组合逻辑PAD TO PAD加上路径约束。在增加特殊约束时，先约束分组之间的路径，再约束快速、慢速例外路径、多周期路径等特殊路径。
功能：1：提高设计频率（减少逻辑和布线延迟）；2：获得正确的时间序列分析报告；（静态时间序列分析工具以约束为标准，判断时间序列是否符合设计要求，因此设计师需要正确输入约束，以便静态时间序列分析工具能够正确输出时间序列报告）3：指定FPGA/CPLD电气标准和引脚位置。
SOPC， 高速串行I/O，低功耗、可靠性、可测试性和优化设计验证过程。芯片容量和集成度随着芯片工艺的提高而增加，FPGA设计也朝着高速和高度收集 成功耗、高可靠性、高可测性、可验证性发展。芯片的测量和验证正成为复杂设计的必要条件。在上板之前尽量找到它bug，将发现bug这就是为什么一些公司在模拟平台上花费了大量精力。此外，随着单板功能和成本压力的提高，低功耗逐渐进入FPGA据说设计师考虑如何在完成相同功能后最大限度地降低芯片的功耗。altera、xilinx根据自己的芯片特性整理如何降低功耗的文档。高速串行IO应用也很丰富FPGA的应用范 围，象xilinx的v2pro中高速链路也逐渐应用。 总之，学习是无止境的。掌握一定的概念和方法后，就要开始考虑了FPGA其他问题。
对于一个异步信号，可以使用同步器同步，对于多个异步信号，可以使用以下方法：1：保持寄存器和握手信号（多数据、控制、地址）；2：根据不同的应用程序，特殊的具体应用电路结构 ；3：异步FIFO。(最常用的缓存单元是SDRAM）
FPGA是可编程ASIC。
ASIC:专用集成电路是专门为用户设计制造的专用电路。根据用户的具体要求，全定制半定制集成电路可以低开发成本、短交货周期供应。还有门阵列等ASIC(ApplicaTIon Specific IC)相比之下，它们具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定、实时在线检验等优点。
CPLD FPGA 内部结构 Product－term Look－up Table 程序存储 内部EEPROM SRAM，外挂EEPROM 资源类型 组合电路资源丰富 触发器资源丰富 集成度 低 高 使用场合 完成控制逻辑 可以完成更复杂的算法 速度 慢 快 其他资源 － PLL、RAM和乘法器等 保密性 可加密 一般不能保密
CPLD 以altraMAX7000这种PLD例如，它可以分为三个结构：宏单元（Marocell)，可编程连线（PIA)和I/O控制块。宏单元是PLD实现基本逻辑功能的基本结构。可编程连接负责信号传输，连接所有宏单元。I/O控制块负责输入输出的电气特性控制，如集电极开路输出、摆率控制、三态输出等。 这种基于乘积项(实际上是和或阵列)PLD基本都是由EEPROM和Flash工艺制造，一上电就可以工作，不需要其他芯片配合。布线方式全局，延迟可预测。CPLD适合逻辑设计。
FPGA FPGA基于LUT，LUT本质上是一个RAM，每一个LUT可以看作是16条有4条地址线的地址x1的RAM。这就是为什么FPGA需要外接一个rom上电配置。 以xilinx的Spartan-II例子，主要包括CLBs，I/O块，RAM块与可编程连接spartan-II中，一个CLB包括2个Slices,每个slices包括两个LUT，两个触发器及相关逻辑。 Slices可以看成是SpartanII实现最基本的逻辑结构。 FPGA确定了制造工艺FPGA芯片中包含的LUT触发器的数量很多，往往是几千，PLD一般只有512个逻辑单元，如果用芯片价格除以逻辑单元的数量，FPGA平均逻辑单元的成本远低于PLD。 因此，如果在设计中使用大量的触发器，如设计复杂的时序逻辑，则使用它FPGA这是一个不错的选择。
nbsp; 电平敏感的存储期间称为锁存器。可分为高电平锁存器和低电平锁存器，用于不同时钟之间的信号同步。 有交叉耦合的门构成的双稳态的存储原件称为触发器。分为上升沿触发和下降沿触发。可以认为是两个不同电平敏感的锁存器串连而成。前一个锁存器决定了触发器的建立时间，后一个锁存器则决定了保持时间。 本质的区别在于：latch是电平触发，reg是边沿触发。时序设计中尽量使用reg触发。 行为描述中，如果对应所有可能输入条件，有的输入没有对应明确的输出，系统会综合出latch。 比如：always@( a or b) //缺少else语句 begin if(a==1) q <= b; end
FPGA芯片内有两种存储器资源：一种叫block ram,另一种是由LUT配置成的内部存储器（也就是分布式ram）。Block ram由一定数量固定大小的存储块构成的，使用BLOCK RAM资源不占用额外的逻辑资源，并且速度快。但是使用的时候消耗的BLOCK RAM资源是其块大小的整数倍。
时钟抖动是指芯片的某一个给定点上时钟周期发生暂时性变化，也就是说时钟周期在不同的周期上可能加长或缩短。它是一个平均值为0的平均变量。
FPGA芯片有固定的时钟路由，这些路由能有减少时钟抖动和偏差。需要对时钟进行相位移动或变频的时候，一般不允许对时钟进行逻辑操作，这样不仅会增加时钟的偏差和抖动，还会使时钟带上毛刺。一般的处理方法是采用FPGA芯片自带的时钟管理器如PLL,DLL或DCM，或者把逻辑转换到触发器的D输入（这些也是对时钟逻辑操作的替代方案）。
首先说说异步电路的延时实现：异步电路一半是通过加buffer、两级与非门等（我还没用过所以也不是很清楚），但这是不适合同步电路实现延时的。 在同步电路中，对于比较大的和特殊要求的延时，一半通过高速时钟产生计数器，通过计数器来控制延时；对于比较小的延时，可以通过触发器打一拍，不过这样只能延迟 一个时钟周期。
三种资源：block ram;触发器（FF），查找表（LUT）； 注意事项：1：在生成RAM等存储单元时，应该首选block ram 资源；其原因有二：第一：使用block ram等资源，可以节约更多的FF和4-LUT等底层可编程单元。使用block ram可以说是“不用白不用”，是最大程度发挥器件效能，节约成本的一种体现；第二：block ram是一种可以配置的硬件结构，其可靠性和速度与用LUT和register构建的存储器更有优势。2：弄清FPGA的硬件结构，合理使用block ram资源；3：分析block ram容量，高效使用block ram资源；4：分布式ram资源（distribute ram）
常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG,IBUFGDS,BUFG,BUFGP,BUFGCE,BUFGMUX,BUFGDLL,DCM等。关于各个器件原语的解释可以参考《FPGA设计指导准则》p50部分。
HDL语言是分层次的、类型的，最常用的层次概念有系统与标准级、功能模块级，行为级，寄存器传输级和门级。
查找表（look-up-table）简称为LUT，LUT本质上就是一个RAM。目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有 4位地址线的16x1的RAM。 当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM,这样，每 输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可
设计前端也称逻辑设计，后端设计也称物理设计，两者并没有严格的界限，一般涉及到与工艺有关的设计就是后端设计。 1：规格制定：客户向芯片设计公司提出设计要求。 2：详细设计：芯片设计公司（Fabless）根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。目前架构的验证一般基于 systemC语言，对价后模型的仿真可以使用systemC的仿真工具。例如：CoCentric和Visual Elite等。 3：HDL编码：设计输入工具：ultra ，visual VHDL等 4：仿真验证：modelsim 5：逻辑综合：synplify 6：静态时序分析：synopsys的Prime Time 7：形式验证：Synopsys的Formality.
（这是我的理解，原题好像是说，ic设计过 程中将寄生效应的怎样反馈影响设计师的设计方案）？
carryout和next-stage？ process(sig_intel) begin case sig_intel is when "000" => carryout <= '0'; next_state <= '0'; when "001" => carryout <= '1'; next_state <= '0'; when "010" => carryout <= '1'; next_state <= '0'; when "011" => carryout <= '0'; next_state <= '1'; when "100" => carryout <= '1'; next_state <= '0'; when "101" => carryout <= '0'; next_state <= '1'; when "110" => carryout <= '0'; next_state <= '1'; when "111" => carryout <= '1'; next_state <= '1'; when others => carryout <= 'X'; next_state <= 'X'; end case; end process;
1.画出fsm（有限状态机） 2.用verilog编程，语法要符合fpga设计的要求 3.设计工程中可使用的工具及设计大致过程？ library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity drink_auto_sale is port(clk: in std_logic; reset:in std_logic; sw101:in std_logic; sw102:in std_logic; buy : out std_logic; back: out std_logic); end drink_auto_sale; architecture Behavioral of drink_auto_sale is type state_type is(st0,st1); signal cs ,ns : state_type; begin process(clk,reset) begin if(reset = '1') then cs <= st0; elsif(clk'event and clk = '1') then cs <= ns; end if; end process;
process(reset ,cs) begin case cs is when st0 => if( sw101 = '1') then ns <= st1; buy<= '0'; back<= '0'; elsif(sw102 = '1') then ns <= st0; buy<= '1'; back <= '0'; else ns <= st0 ; buy <= '0'; back <= '0'; end if; when st1 => if(sw101 = '1') then ns <= st0; buy <= '1'; back <= '0'; elsif(sw102 = '1') then ns <= st0; buy <= '1'; back <= '1'; end if; when others => ns <= st0; buy<= '0'; back <= '0'; end case; end process; end Behavioral; 设 计过程：设定三个状态：0分，5分；当状态为0分时，接收到5分信号脉冲后转为5分；接收到10分信号脉冲时，转到0分状态，同时弹出饮料，不找零；状态 为5分时，接受到5分信号，弹出饮料，不找零，返回0分状态；当接受到10分状态时，弹出饮料，找零，并返回零分状态。 所用设计工具：ISE7.1，modelsim,synplify （不知道为什么上面的状态机设计在synplify的RTL view中没能看到状态机流程图，所以状态转移图就没画）。
线与逻辑是两个输出信号相连可以实现与的功能。在硬件上,要用oc门来实现,由于不用 oc门可能使灌电流过大,而烧坏逻辑门. 同时在输出端口应加一个上拉电阻。Oc门就是集电极开路门。
在组合电路中，某一输入变量经过不同途径传输后，到达电路中某一汇合点的时间有先有后，这种现象称竞争；由于竞争而使电路输出发生瞬时错误的现象叫做冒险。（也就是由于竞争产生的毛刺叫做冒险）。判断方法：代数法（如果布尔式中有相反的信号则可能产生竞争和冒险现象）；卡诺图：有两个相切的卡诺圈并且相 切处没有被其他卡诺圈包围，就有可能出现竞争冒险；实验法：示波器观测； 解决方法：1：加滤波电路，消除毛刺的影响；2：加选通信号，避开毛刺；3：增加冗余项消除逻辑冒险。
常用逻辑电平：TTL、CMOS、LVTTL、LVCMOS、ECL（Emitter Coupled Logic）、PECL（Pseudo/Positive Emitter Coupled Logic）、LVDS（Low Voltage Differential Signaling）、GTL（Gunning Transceiver Logic）、BTL（Backplane Transceiver Logic）、ETL（enhanced transceiver logic）、GTLP（Gunning Transceiver Logic Plus）；RS232、RS422、RS485（12V，5V，3.3V）；
也有一种答案是：常用逻辑电平：12V，5V，3.3V。TTL和CMOS 不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到 CMOS需要在输出端口加一上拉电阻接到5V或者12V。
cmos的高低电平分别为:Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VDD. ttl的为:Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol<=0.4v.
用cmos可直接驱动ttl;加上拉电阻后,ttl可驱动cmos.
1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。 2、OC门电路必须加上拉电阻，以提高输出的搞电平值。 3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。 4、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。 5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。 6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。 7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。
上拉电阻阻值的选择原则包括: 1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。 2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。 3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理。
OC门电路必须加上拉电阻，以提高输出的搞电平值。 OC门电路要输出“1”时才需要加上拉电阻不加根本就没有高电平 在有时我们用OC门作驱动（例如控制一个 LED）灌电流工作时就可以不加上拉电阻 OC门可以实现“线与”运算 OC门就是集电极 开路 输出 总之加上拉电阻能够提高驱动能力。
同步复位在时钟沿采复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。
Moore 状态机的输出仅与当前状态值有关, 且只在时钟边沿到来时才会有状态变化。 Mealy 状态机的输出不仅与当前状态值有关, 而且与当前输入值有关。
不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响。
信号跨时钟域同步：当单个信号跨时钟 域时，可以采用两级触发器来同步；数据或地址总线跨时钟域时可以采用异步fifo来实现时钟同步；第三种方法就是采用握手信号。
静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的 建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很 快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电 路设计的验证中。
动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；
关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。（为什么？）
,问关键路径是什么,还问给出输入, 使得输出依赖于关键路径？
和载流子有关，P管是空穴导电，N管是电子导电，电子的迁移率大于空穴，同样的电场下，N管的电流大于P管，因此要增大P管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等。
F= ABC + ABD + ABE +ACD + ACE+ ADE + BCD + BCE + CDE + BDE
latch是电平触发，register是边沿触发，register在同一时钟边沿触发下动作，符合同步电路的设计思想，而latch则属于异步电路设计，往往会导致时序分析困难，不适当的应用latch则会大量浪费芯片资源。
library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity two_de_fre is port(clk: in std_logic; reset:in std_logic; clk_out: out std_logic) ; end two_de_fre; architecture Behavioral of two_de_fre is signal sig_clk: std_logic; begin process(clk) begin if(reset = '1') then sig_clk <= '0'; elsif(clk'event and clk = '1') then sig_clk <= not sig_clk; end if; end process; clk_out <= sig_clk; end Behavioral; 显示工程设计中一般不采用这样的方式来设计，二分频一般通过DCM来实现。通过DCM得到的分频信号没有相位差。
状态图是以几何图形的方式来描述时序逻辑电路的状态转移规律以及输出与输入的关系。
library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity seven_counter is port(reset:in std_logic; clk: in std_logic; counter_out std_logic_vector(2 downto 0)); end seven_counter; architecture Behavioral of seven_counter is signal sig_counter : std_logic_vector(2 downto 0); begin process(reset,clk) begin if(reset = '1') then sig_count <= "101" ; --初值为5 elsif(clk'event and clk = '1') then sig_count <= sig_count + 1; end if; end process; counter_out <= sig_counter; end Behavioral;
15进制计数器设计只需将counter_out和sig_counter改为4位就行;
PAL,PLD,CPLD,FPGA
将传输过来的信号经过两级触发器就可以消除毛刺。（这是我自己采用的方式：这种方式消除毛刺是需要满足一定条件的，并不能保证一定可以消除）
sram：静态随机存储器，存取速度快，但容量小，掉电后数据会丢失，不像DRAM 需要不停的REFRESH，制造成本较高，通常用来作为快取(CACHE) 记忆体使用 flash：闪存，存取速度慢，容量大，掉电后数据不会丢失 dram：动态随机存储器，必须不断的重新的加强(REFRESHED) 电位差量，否则电位差将降低至无法有足够的能量表现每一个记忆单位处于何种状态。价格比sram便宜，但访问速度较慢，耗电量较大，常用作计算机的内存使用。
四种复用方式：频分多路复用（FDMA），时分多路复用（TDMA），码分多路复用（CDMA），波分多路复用（WDM）
见前面的建立时间和保持时间
所谓组合逻辑电路的分析，就是找出给定逻辑电路输出和输入之间的关系，并指出电路的逻辑功能。 分析过程一般按下列步骤进行： 1：根据给定的逻辑电路，从输入端开始，逐级推导出输出端的逻辑函数表达式。 2：根据输出函数表达式列出真值表； 3：用文字概括处电路的逻辑功能；
1 降低系统时钟频率 2 用反应更快的FF 3 引入同步机制，防止亚稳态传播（可以采用前面说的加两级触发器）。 4 改善时钟质量，用边沿变化快速的时钟信号
基尔霍夫定律包括电流定律和电压定律： 电流定律：在集总电路中，任何时刻，对任一节点，所有流出节点的支路电流的代数和恒等于零。 电压定律：在集总电路中，任何时刻，沿任一回路，所有支路电压的代数和恒等于零。
反馈，就是在电路系统中，把输出回路中的电量输入到输入回路中去。 反馈的类型有：电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈。 负反馈的优点：降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用。 电压负反馈的特点：电路的输出电压趋向于维持恒定。 电流负反馈的特点：电路的输出电流趋向于维持恒定。
无源滤波器：这种电路主要有无源元件R、L和C组成 有源滤波器：集成运放和R、C组成，具有不用电感、体积小、重量轻等优点。 集成运放的开环电压增益和输入阻抗均很高，输出电阻小，构成有源滤波电路后还具有一定的电压放大和缓冲作用。但集成运放带宽有限，所以目前的有源滤波电路的工作频率难以做得很高。
OTP means one time program，一次性编程 MTP means multi time program，多次性编程 OTP（One Time Program）是MCU的一种存储器类型 MCU按其存储器类型可分为MASK(掩模)ROM、OTP(一次性可编程)ROM、FLASHROM等类型。 MASKROM的MCU价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合； FALSHROM的MCU程序可以反复擦写，灵活性很强，但价格较高，适合对价格不敏感的应用场合或做开发用途； OTP ROM的MCU价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品。 首先应该确认电源电压是否正常。用电压表测量接地引脚跟电源引脚之间的电压，看是否是电源电压，例如常用的5V。 接下来就是检查复位引脚电压是否正常。分别测量按下复位按钮和放开复位按钮的电压值，看是否正确。 然后再检查晶振是否起振了，一般用示波器来看晶振引脚的波形，注意应该使用示波器探头的“X10”档。另一个办法是 测量复位状态下的IO口电平，按住复位键不放，然后测量IO口（没接外部上拉的P0口除外）的电压，看是否是高电平，如果不是高电平，则多半是因为晶振没 有起振。 另外还要注意的地方是，如果使用片内ROM的话（大部分情况下如此，现在已经很少有用外部扩ROM的了），一定要将 EA引脚拉高，否则会出现程序乱跑的情况。有时用仿真器可以，而烧入片子不行，往往是因为EA引脚没拉高的缘故（当然，晶振没起振也是原因只一）。经过上 面几点的检查，一般即可排除故障了。如果系统不稳定的话，有时是因为电源滤波不好导致的。在单片机的电源引脚跟地引脚之间接上一个0.1uF的电容会有所 改善。如果电源没有滤波电容的话，则需要再接一个更大滤波电容，例如220uF的。遇到系统不稳定时，就可以并上电容试试（越靠近芯片越好）。
Delay < period - setup – hold
组合逻辑电路最大延迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件 T3setup>T+T2max,T3hold>T1min+T2min
非阻塞赋值：块内的赋值语句同时赋值，一般用在时序电路描述中。 阻塞赋值：完成该赋值语句后才能做下一句的操作，一般用在组合逻辑描述中。
a为输入端，b为输出端，如果a连续输入为1101则b输出为1，否则为0。 例如a： 0001100110110100100110 b： 0000000000100100000000 请画出state machine；请用RTL描述其state machine。（未知）
library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity detect_stream is port(clk: in std_logic; reset: in std_logic; data: in std_logic; result : out std_logic); end detect_stream; architecture Behavioral of detect_stream is type state_type is (idle,st0,st1,st2); signal cs ,ns : state_type; signal sig_result :std_logic; begin process(clk,reset) begin if(reset = '1') then cs <= idle; result <= '0'; elsif(clk'event and clk = '1') then cs <= ns; result <= sig_result; end if; end process; process(cs,clk) begin case cs is when idle => if(data = '1') then ns <= st0; sig_result <= '0'; else ns <= idle; sig_result <= '0'; end if; when st0 => if(data = '1') then ns <= st1; sig_result <= '0'; else ns <= idle; sig_result <= '0'; end if; when st1 => if(data = '0')then ns <= st2; sig_result <= '0'; else ns <= idle; sig_result <= '0'; end if; when st2 => ns <= idle; if(data = '1') then sig_result <= '1'; else sig_result <= '0'; end if; end case; end process; end Behavioral; 状态图：
reg[N-1:0] memory[0:M－1]; 定义FIFO为N位字长容量M 八个always模块实现，两个用于读写FIFO，两个用于产生头地址head和尾地址tail，一个产生counter计数，剩下三个根据counter的值产生空，满，半满信号产生空，满，半满信号。
：y=lnx，其中，x为4位二进制整数输入信号。y为二进制小数输出，要求保留两位小数。电源电压为3~5v假设公司接到该项目后，交由我们来负责该产品的设计，试讨论该产品的设计全程。（仕兰微电子）
IIR单位响应为无限脉冲序列FIR单位响应为有限的 iir幅频特性精度很高，不是线性相位的，可以应用于对相位信息不敏感的音频信号上； fir幅频特性精度较之于iir低，但是线性相位，就是不同频率分量的信号经过fir滤波器后他们的时间差不变。这是很好的性质。 另外有限的单位响应也有利于对数字信号的处理，便于编程，用于计算的时延也小，这对实时的信号处理很重要
5分频，奇数分频都可以类似这么做,只需要改div1和div2的参数。div1为奇数分频除2的余数。采用上升延和下降延分别触发不同波形，最后叠加的方式产生奇数分频。 module divfreq(clk, clk1x, rst, clk1xpose, clk1xnege, coutpose, coutnege); input clk; input rst; output clk1x; output clk1xpose; output clk1xnege; output[2:0] coutpose; output[2:0] coutnege; reg clk1xpose; reg clk1xnege; reg[2:0] coutpose; reg[2:0] coutnege; parameter div1 = 2 , div2 = 4; // div1 ＝ 5 / 2, div2 = 5 - 1 assign clk1x = clk1xpose | clk1xnege; always@(posedge clk or negedge rst) begin if(!rst) clk1xpose = 0; else if(coutpose == div1) clk1xpose = ~clk1xpose; else if(coutpose == div2) clk1xpose = ~clk1xpose; else clk1xpose = clk1xpose; end always@(negedge clk or negedge rst) begin if(!rst) clk1xnege = 0; else if(coutnege == div1) clk1xnege = ~clk1xnege; else if(coutnege == div2) clk1xnege = ~clk1xnege; else clk1xnege = clk1xnege; end always@(posedge clk or negedge rst) begin if(!rst) coutpose = 0; else if(coutpose == div2) coutpose = 0; else coutpose = coutpose + 1; end always@(negedge clk or negedge rst) begin if(!rst) coutnege = 0; else if(coutnege == div2) coutnege = 0; else coutnege = coutnege + 1; end endmodule module divide2( clk , clk_o, reset); input clk , reset; output clk_o; wire in; reg out ; always @ ( posedge clk or posedge reset) if ( reset) out <= 0; else out <= in; assign in = ~out; assign clk_o = out; endmodule 76: 写异步D触发器的verilog module.(扬智电子笔试) module dff8(clk , reset, d, q); input clk; input reset; input [7:0] d; output [7:0] q; reg [7:0] q; always @ (posedge clk or posedge reset) if(reset) q <= 0; else q <= d; endmodule
module dff8(clk , reset, d, q); input clk; input reset; input [7:0] d; output [7:0] q; reg [7:0] q; always @ (posedge clk or posedge reset) if(reset) q <= 0; else q <= d; endmodule
IRQ: Interrupt ReQuest BIOS: Basic Input Output System USB: Universal Serial Bus VHDL: VHIC Hardware Deion Language SDR: Single Data Rate
芯片组（Chipset）是主板的核心组成部分，按照在主板上的排列位置的不同，通常分为北桥芯片和南桥芯片。北桥芯片提供对CPU的类型和主频、内存的类型和最大容量、ISA/PCI/AGP插槽、ECC纠错等支持。南桥芯片则提供对KBC（键盘控制器）、RTC（实时时钟控制器）、USB（通用串行总线）、Ultra DMA/33(66)EIDE数据传输方式和ACPI（高级能源管理）等的支持。其中北桥芯片起着主导性的作用，也称为主桥（Host Bridge）。 除了最通用的南北桥结构外，目前芯片组正向更高级的加速集线架构发展，Intel的8xx系列芯片组就是这类芯片组的代表，它将一些子系统如IDE接口、音效、MODEM和USB直接接入主芯片，能够提供比PCI总线宽一倍的带宽，达到了266MB/s。