??射频开关的规格参数用于反映开关的性能，包括插入损耗、回波损耗、端口间隔离和功率承载能力。

??在现实世界中，理想的开关是不存在的。任何工艺实现的开关模块都包含寄生效应，如导通器本身引入的电阻Ron，使通过开关的信号产生额外的衰减。电路关闭时寄生的电容Coff，导致高频信号关闭效果不理想，泄漏。插入损耗是衡量开关本身引入的功率损耗和信号衰减的重要指标之一。通过开关时产生的功率损耗或电压衰减，可以计算开关模块在特定频率处的插入损耗。

??计算功率损失的公式 ??计算电压衰减的公式 ??插入损耗是开关应用中不可忽视的指标。在接收链路中，它影响了系统的有效灵敏度、动态范围和噪声系数。在发射链路中，插入损耗显著恶化了系统的整体效率。因此，插入损耗是天线开关的关键规格参数。

??硅基射频开关中的插入损耗通常由三个因素引起： 1）MOSFET 导通电阻导致信号衰减。 2)开关芯片端口或内部不匹配导致电压驻波比（VSWR）损失。使用适当的补偿技术可以减少。 3)开关芯片内部的互连线损耗。随着开关数量的增加而增加。

??端口隔离是天线开关设计中需要考虑的另一个问题。用(2-7)公式计算开关隔离的质量 ??如果接收端口的隔离模式不可靠，发射链路的大信号可能会降低接收器的灵敏度和选择性。另一方面，隔离特性差会导致发射模式下信号泄漏过多，降低发射链路的效率。

??硅基射频开关的隔离特性主要取决于晶体管关闭时的寄生电容Coff寄生电容器的大小与晶体管的主格栅宽度成正比。小型晶体管具有更好的隔离特性，但以牺牲插入损耗为代价。因此，晶体管尺寸的选择需要在插入损耗和隔离度之间进行权衡。

??电压驻波比损失（VSWR）单位测量dB 表示。它是由电路之间的阻抗失配引起的。材料特性和设备尺寸在确定阻抗匹配中起着重要作用。阻抗失配导致信号在传输线上来回传输，增加损耗，降低传输功率。如果VSWR 如果值过高，传输线中的高功率信号也会泄漏回源，可能导致电路发热和振荡。固态无线电对大功率信号传输的容忍度较低，阻抗失配会增加电压振幅，容易损坏电路。在这种情况下，有必要降低输出功率，以防止设备损坏。在硅基射频开关设计中，晶体管具有较小的导电阻Ron，与关闭电容Coff，它们将引起端口的阻抗失配。回波损耗的计算公式：

??天线开关的功率承载能力(线性度)是衡量开关允许通过的最大功率的指标。最常见的表达方法是1 dB 压缩点（P1dB）或0.1 dB 压缩点。输入功率在线性区域增加1 dB 输出功率会相应增加1 dB。当输出功率开始小于输入功率时，非线性效应变得明显。当输出和输入的功率增量相差1 dB 设备达到1 dB 如果压缩点没有明确说明，1 dB 压缩点是指该点的输出功率。天线开关的线性受到许多因素的影响，包括：芯片工艺的设计、开关本身的设计拓扑、直流电压的大小、信号输入装热特性等。1 dB压缩点可作为开关设计的质量因素。输入信号功率略低于1 dB 当压缩点时，开关已开始显示非线性。

??硅基开关仅依靠晶体管本身的引导和关闭状态，难以满足指标要求，需要额外的辅助技术来提高性能。更常见的技术分为三类，即减少插入损耗、隔离和功率承载能力（线性）。

??以单刀双掷开关为例，描述了开关基本结构的变化。如图2-3所示，最基本的天线开关结构 如串联单刀双掷开关所示，发射支路采用M1 晶体管控制，接收支路采用M2 控制。两个晶体管的控制信号是反相信号。例如，当发射支路工作时，M1 上施加的控制电压为高电平，晶体管M1 导通，发射支路闭合，M2上的电压为低电平，晶体管M2 相反，在接收支路时，M2上施加高电平，M1 施加低电平。与阈值电压相比，这里的高低电平是常见的0.18 μm CMOS 工艺，阈值电压约为0.45 V。 ??在开关设计上，设计者们总是希望插入损耗尽可能小，这就导致采用的晶体管尺寸较大（为减小导通电阻Ron），然而，晶体管的尺寸越大，引入的寄生物就越大（晶体管的关闭电容Coff 能量从开路支路泄漏越大，开关难以满足射频频段下的隔离要求，插入损耗也在一定程度上增加。更经典的开关结构应运而生，以保证射频开关的隔离要求。如图2-4 如图2-3所示 在此基础上增加了两个晶体管M3 与M4.在每个模式中需要的信号拉到地。比如发射模式工作时，M1 与M4 晶体管导通，M2 与M3 晶体管截止。与串联形式的开关结构相比，串并形式的开关具有更好的隔离度，合理调整晶体管M1，M2 与M3，M4 晶体管的栅宽比，可以同时保证插入损耗与隔离度的要求。

  理想的晶体管开关模型为压控电阻模型，根据这一模型分析，插入损耗仅与晶体管的导通电阻有关。然而实际的CMOS 晶体管包含更多的寄生，不止含有导通电阻，还包括了漏/源区与衬底的寄生节二极管、端口间的寄生电容及有耗衬底的体电阻。

  从插入损耗角度定量分析体电阻的影响，插入损耗的公式有：   如果负载和源都由特征阻抗置端，这个量可以由正向传输系数的平方（|S21|^2）的倒数表示。

  图2-5（b）为图（a）晶体管电路的等效小信号模型。Ron 为晶体管的导通电阻，Rb 为衬底电阻，端口间的寄生电容有栅漏交叠电容Cgd、栅源交叠电容Cgs、漏体节电容Cdb、源体节电容Csb 和栅体Cgb 五个电容。在低频条件下，插入损耗主要由导通电阻主导。随着频率的升高，由于电容耦合强度的增加，衬底电阻上的功率损耗也在增加。导通电阻Ron 的量级为几欧姆，寄生电容量级为fF，在射频频段下（5GHz 以内），可以知道导通电阻远远小于寄生容抗。

  为了便于电路分析，图2-5（b）电路可以简化为图2-5（c）电路。简化后的电路可以推导出插入损耗公式（2-10）。   其中ω 为角频率，Z0 为特征阻抗，RON 是晶体管的导通电阻，RB 是衬底电阻， CT 等效为多个电容并联   晶体管工作在导通状态时，因为沟道的形成，栅极到衬底的耦合电容CGB 被沟道隔离开了，此时CGB 可以忽略，等效电容CT 可以重新写为C_T = C_DB + C_SB。插入损耗可以用晶体管栅宽形式来表达，如式（2-12）所示，其中R_BO = R_BW， CTO =CT / W 以及R_ONO = RONW。对于给定的工艺及器件版图，RBO，CTO 与RONO 可以假定是固定的。实际上RB 与晶体管宽度不完全成正比，这样的假设会引入一定的误差。从公式（2-12）可以直观看到栅宽越大，分子越大，插损越大。栅宽越小时分子也越大，插损越大。这表明存在一个最佳晶体管栅宽，使插入损耗最小。如果CT为零，插入损耗可以写成公式（2-13），这只在低频率下成立。对比公式（2-11）与（2-13）可以看电容CT 将信号耦合到衬底，恶化了插入损耗。   公式（2-10）也表明了存在一个RB 值，使插入损耗最大。当RB 为无穷大时，插入损耗如式（2-13），当RB=0 时，插入损耗为   为使CMOS 工艺制造的射频开关达到低插入损耗的目标，必须注意避免使衬底电阻的值落在RB(MAX)附近。这个结果表明降低插入损耗可以通过增大RB 到非常大的值或减小RB 值至接近于零来完成。因为公式（2-10）分子项ωCTZ0 ( Z0 +RON )的存在，RB = 0 条件下的插入损耗会大于RB 为无穷大时的插入损耗。同时，为减小衬底的耦合损耗，CT 的值也要尽可能的小。从底层物理机制的方面来考虑，RB 值非常大时，交流近似开路，信号无法从RB 泄漏到地且RB 上的能量消耗非常的小。当RB 为零时，便没有与之相关的损耗，插入损耗可以进一步减小。

  图2-4 所示的串并联形式的开关结构，可以一定程度上提高隔离度。但随着信号频率的升高，截止晶体管的寄生容抗Coff 越来越小，并联支路的效果就大大减弱了。    为提高隔离度，可以在发射与接收端口额外增加泄漏抵消电路[32]，如图2-6 所示。泄漏抵消电路包含两个晶体管M3 与M4，两个移相器以及吸收电阻Rs。当开关工作在发射模式时，等效电路如图2-7 所示，工作在截止状态的晶体管M1 与M4用关闭电容Coff 替代，工作在导通状态的晶体管M2 与M3 用导通电阻Ron 替代。在该电路中，泄漏信号通过两条相似但具有180°相位差的路径传播。因此，泄漏接收端口的信号相互抵消。也可以理解成电路在接收与发射端口之间插入了一个隔离零点。   另一方面，开路支路的端口阻抗接近于Ron 与Rs 之和，因此通过适当调整确定M3 尺寸与Rs 的值，可以很容易地将端口匹配到50 欧姆。这种有利的匹配条件有助于防止低噪声放大器或功率放大器承受更大的驻波。此外，移相器分担了传输信号的大幅度摆幅，使得泄漏抵消的开关结构相比于传统的串并形式开关结构具有更高的功率承载能力。

  开关的功率承载能力可以通过堆叠开路支路晶体管的个数来提高。图2-8所示为三层堆叠晶体管的开关电路结构。由于在开路支路堆叠的晶体管数量增加，射频电压摆幅可以均匀地被多个晶体管平摊，最终功率承载能力可以近似达到层叠晶体管个数的平方。

  虽然增加层叠晶体管的个数可以提高功率承载能力，但是晶体管数量的增加将会产生更大的插入损耗（支路的导通电阻Ron 大小与层叠晶体管数目成正比）。因此，设计开关时，晶体管尺寸必须足够大来减小导通电阻Ron，以实现低插入损耗的开关。不过过大的晶体管栅宽又会降低开关的隔离度。层叠晶体管技术在商业应用开关中非常流行，因为它具有小尺寸，宽带宽和高的功率承载能力等优点。其还衍生出了多栅极晶体管结构如图2-9 所示，这种结构去掉了漏源区的接触孔，将不同晶体管的漏源区直接相接，不仅减小了器件整体尺寸，还去除了不必要的漏极/源级接触孔电阻。因此相同尺寸的多栅极晶体管开关的插入损耗会低于层叠晶体管开关。

  然而，层叠晶体管与多栅极晶体管仅靠自身结构无法在开关应用提供足够高的功率，它们需要额外的DC/DC 转换器相关联的升压方法和前馈技术来保证大功率的应用。

  本节中提到的挑战源于CMOS 晶体管的器件和工艺特性。虽然CMOS 工艺已成功用于数字电路、模拟电路以及小信号射频电路，但如果目标是设计大功率开关，这些特性对开关设计造成了严重挑战。了解CMOS 的工艺瓶颈所在，对实现高性能的射频开关大有助益

  因为天线开关需要应对大功率输出场景，所以在设计CMOS 开关时必须时刻注意各节点电压是否超过器件的可靠范围。不合理的开关设计在极端情况下将导致器件击穿损毁。CMOS 晶体管的击穿机制如表2-1所示。其中，热载流子效应和氧化击穿是破坏性的，结击穿与穿通效应可以通过去除应力条件来恢复。结击穿指的是漏/源极与衬底之间过大的信号摆幅引起的击穿机制，而氧化层击穿指的是漏/源极与栅极之间大信号摆幅引起的击穿机制。尽管结击穿是可恢复的，但氧化层击穿会永久损坏晶体管。因此，必须在开关设计中采取预防措施。相比于专用的射频GaAs 异质结双晶体管工艺（具有高达20 V 的击穿电压），CMOS 工艺（0.18 μm CMOS 工艺最大击穿电压为3.3V）有着明显的劣势研究者们做出了若干努力来克服CMOS 工艺的低击穿电压。一种方法是制造更厚的栅极氧化物，以支持更高的栅极偏压。然而这种方法需要修改工艺并且成本过高。因此，在标准的CMOS 工艺中优选简单的电路技术。例如，层叠晶体管，器件通过垂直堆叠减轻每个晶体管的负担。除了电压应力之外，开关工作在闭合状态时，将有较大的交流电流通过互联线，导致金属电阻在长期工作中逐渐增加并有可能熔断金属互连线。这些问题需要参考工艺文档，以确保设计的可靠性。

  传统的CMOS 工艺几乎仅在体硅衬底上制造，这由两个主要原因造成的：一个是硅晶片可以大量供应，另一个是良好的氧化物能在硅上生长，在锗或一些其它半导体上生长氧化物较为困难。除此之外CMOS 最重要的特性是按比例缩小，它是降低芯片成本（提高集成度）与提高器件性能行之有效的方法。随着按比例缩小的推进，由于诸如阈值电压滚降，漏极感应势垒降低（DIBL）和劣化的亚阈值斜率等不期望的影响，使得CMOS 上制造的器件开始出现明显的性能恶化情况，表现为增加的截止电流，减小的导通电流。除短沟道效应之外，器件尺寸按比例缩小在实现上也存在一些技术障碍。随着栅极长度减小，用于光刻设备的光的波长需要减小。在较小波长下制造这种光学设备变得更困难，因为应用于这些波长的材料无法满足可用性要求。根据按比例缩小原则，栅极长度减小迫使栅极氧化物厚度也跟着减小，导致在过高电场中的量子隧穿效应加剧。最终，氧化硅必须用高k材料替代，保证相同电容情况下有着更厚的厚度。随着器件长度减小，在源极和漏极之间需要高浓度离子掺杂，这又加大了扩散的源/漏区与衬底之间的寄生电容。CMOS 工艺每更新一代都需要更精确地控制器件的掺杂分布，并且离子注入和退火技术也要跟上非常严格的掺杂分布要求。考虑到这些情况，长期以来，研究者们一直在寻找突破性的技术与新工艺。

  SOI 工艺是新一代的硅基工艺，它采用了分层的硅—绝缘衬底—硅衬底替代CMOS 的硅衬底，以减少器件的外部寄生电容，从而改善性能[55]。SOI 器件与传统的体硅器件不同之处在于硅结在电绝缘体上（通常为二氧化硅）或蓝宝石。绝缘体的选择很大程度上取决于电路的应用场景，蓝宝石用于高性能射频（RF）和辐射敏感的应用，二氧化硅用于减少微电子器件中的短沟道效应[56]。

  SOI 工艺的横截面如图2-14 所示，从下至上分别为硅衬底，埋氧层，晶体管区，M1 金属，M2 金属以及顶层超厚金属UTM。根据金属的电阻率与金属厚度成反比例关系，近4um 厚的顶层金属有利于制造高Q 值的无源器件。与CMOS 工艺不同的是，SOI 晶体管的体与硅衬底没有直接接触，而是由漏/源区之下的埋氧层隔离开来。埋氧层的厚度在微米量级，它的存在增加了顶部金属与衬底之间的距离，减少了金属到衬底的耦合。在该技术中，每个晶体管都通过浅沟槽隔离（STI）彼此分离，它们都是相互隔绝的，可以在晶体管的体端口自由地施加任何偏置。由于这种晶体管的隔离方式不会产生寄生PN 结二极管，因此其在射频电路应用上优于三阱技术的体硅CMOS 工艺。此外，高阻SOI 工艺的衬底导电率约为0.1 西门子，几乎满足了同一芯片上集成射频电路与高速数字电路的所有条件，它具有低的射频噪声，良好的线性度，高的击穿电压，比SOS 和GaAs 更好的导热性，以及作为硅的高集成度特性，因此最适合用于实现多功能的片上系统（SOC）。较为详细的体硅CMOS 与SOI 工艺对比表由表2-2 给出，从表中可知SOI 工艺制造的器件相比于CMOS 工艺有着更好的性能表现。

  0.18 μm SOI 工艺非常适合设计射频开关，它在电压承受能力与器件特征尺寸中取了很好的折衷，且优化兼容体硅射频CMOS 技术，包括器件间隔和硅化工艺，以及后段制程（BEOL）布线配置。 SOI 的起始晶片是高电阻率（>750 Ω-cm）的p-硅衬底晶片，厚度为1450 Å。薄硅层器件允许形成部分耗尽的SOI 晶体管。埋氧层厚度为1 μm，最小化了器件到衬底的电容耦合效应。   工艺厂商在原有0.18 μm SOI 工艺基础上改进了晶体管的器件设计，部分耗尽的浮体晶体管呈现了高阻抗节点，从而允许开关应用中堆叠晶体管达到平均分压的效果，以处理高的射频电压摆幅。与之前按照开关工作的电压驻波比6:1 设计的晶体管的两个主要不同点在于：1）加入新的“厚”栅管器件。2）薄氧化物CMOS 物理L 型多晶硅的重新定心，以优化用于开关设计的厚氧化物浮体n 型晶体管。   对于厚氧化物晶体管，Vdd 定为2.5 V，避免了3.3 V 的SOI 工艺浮体晶体管的已知问题。氧化物的厚度为5.2 nm，厚栅器件的n 阱和p 阱工艺与薄栅器件基本一致。同样，晶体管的halo 与扩展工艺也没有改变。5.2 nm 厚氧化物晶体管halo和扩展工艺采用了 0.13 μm 节点的体硅技术。最后，在加工前期添加额外的注入步骤以抑制阱中的少数载流子寿命，使厚栅管的漏源击穿电压高于3.3 V，并且最小化2.5 V nFET 的截止电流。图2-15显示了2.5 V 浮体（FB）及体接触（BC）的I-V 特性。开关的插入损耗与2.5 V nFET 的导通电阻（Ron）相关。图2-16展示了2.5V 浮体nFET 与偏压及栅长的关系图。开关插入损耗与隔离性能可以由晶体管的关闭状态电容Coff 与导通状态电阻Ron 乘积表示的品质因数来表征，Ron 与Coff 是在晶体管栅极加了交流大阻抗计算得到。在图2-17 中， SOI 工艺的Ron×Coff 低至250fs，与GaAs 等工艺相比较具有优势。   工艺厂商针对射频开关应用优化了SOI 工艺，在现有的180 nm RF CMOS 工艺基础上结合了高电阻率的衬底，1 μm 厚的埋氧层硅晶片，优化部分耗尽型CMOS晶体管与抑制衬底电导率，以实现器件的低衬底损耗及减少非线性衬底效应。