摘要 2014
电容器尺寸调整是设计电荷缩放数模转换器的关键步骤。 由于随机、系统和寄生失配的影响较小，较大的电容器尺寸可以实现更好的电路精度和性能。 然而，它也会导致更大的芯片面积和更多的功耗。 除了在共质心电容器布局过程中最小化随机性和系统不匹配外，本文还提出了文献中的第一个问题公式，考虑了共质心电容器布局生成过程中的电容器尺寸和寄生匹配，以尽量减少电路中的功耗。 精度/性能也很满意。 实验结果表明，与现有技术相比，提出的方法可以显著降低芯片面积和功耗。
【重点关注 对DAC解释非常详细
调研
电荷缩放数模转换器 (DAC) 一次又一次地接近寄存器 (SAR) 模数转换器 (ADC) [1, 14] 最重要和最常见的实现方法之一是减少 功耗，广泛应用于许多生物医学或电池供电的电路和系统。 它由一组单独切换的二进制加权电容器和比较器组成，如图所示 1(a) 二进制搜索与一次接近寄存器一起进行。 电荷缩放DAC与二进制加权电容的电容比精度高度相关，电荷缩放DAC功耗取决于绝对电容值。
根据 [6, 12]设计电荷缩放 DAC 在电容器布局中，电容比的精度与二进制加权电容器的匹配特性以及互连线引起的寄生效应密切相关。 电荷缩放DAC有四种路由感应寄生电容器，如图1所示（b）(1)底板到底板，CBB ij ，(2)从底板到基板，CBS i在 与寄存器一起使用。 电荷缩放DAC与二进制加权电容的电容比精度高度相关，电荷缩放DAC功耗取决于绝对电容值。 (a)，(3) 顶板到底板 CTB，(4) 从顶板到基板，CTS。 i 前两个寄生电容器 CBB ij 和 CBS i 参考电压可能会受到影响 VREF 两个寄生电容器的稳定性 CTB i 和 CTS 可能对二进制加权电容的比例和精度有很大影响 的电荷缩放DAC。 尽量减少 CTB i 和 CTS 一种简单有效的方法是扩大所有二进制加权电容器的电容，影响电路精度。 然而，这种方法可能不适用于现代电池供电的片上系统 (SoC)，由于二进制加权电容器的大电容值会显著增加芯片面积和功耗。
虽然对比例电容器的布局合成技术进行了广泛的研究，但以前的大部分工作都是 [2, 7, 8, 9, 10, 11, 13, 16, 17] 只强调如何生成高度匹配的共质心和/或色散 放置比例电容器，尽量减少随机和系统失配的影响。 他们没有考虑布线引起的寄生效应，即使布局完全匹配，比例电容器的匹配特性也可能被破坏。 考虑。 以前的工作没有提到如何有效地减少单位电容器的尺寸，这取决于 CTB i 和 CTS 匹配质量使电荷缩放 DAC 芯片面积和功耗也可以最小化。
本文解决了一个更重要的问题，即由于布线不匹配引起的寄生电容器，二进制加权电容器的大电容值或大单位电容器尺寸导致电荷缩放 DAC 的功耗。 为了解决问题，我们介绍了文献中的第一个问题公式，以缩放电荷 DAC 优化二进制加权电容器的公共质感布局，最大限度地减少面积和功耗，满足精度/性能约束 寄生电容器是由路由引起的。 我们提出了一种新的公共质心布线方法，产生寄生感知布线模式，导致可预测的电路精度/性能。 我们提出了新颖的电容器尺寸和寄生匹配序列（CP 编码单位电容器尺寸、布线拓扑和布线模式。 基于CP同时采用遗传算法优化单位电容尺寸和布线感应寄生电容。 实验结果表明，与现有技术相比，我们的方法可以实现 37% 的面积和 40% 的功耗降低 [12]。
共质心电容器布局生成考虑器件匹配和寄生最小化。 本文其余部分安排如下。 第 2 本节介绍了寄生效应对电荷缩放 DAC 影响电路精度/性能和功耗。 第 3 该节给出了一个新的公共质心布局公式，用于生成二进制加权电容器，还考虑了电荷缩放 DAC 电路精度/性能和功耗。 第 4 本节介绍了我们的寄生感知电容器尺寸和地图生成过程和算法。 第 5 节报告了实验结果，最后是第一个 6 本文总结了
寄生效应对DAC的影响
根据 [15]，在设计中 N 位 DAC 线性度是最重要的标准之一。 有两种不同的不同的测量方法，包括微分非线性 (DNL) 积分非线性 (INL)。 DNL 通过公式可以改变每个输出阶跃和理想阶跃的程度 (1) 计算，而 INL 是描述 DAC 理想输出与实际输出电平之间最大偏差的术语可以是 由等式 (2) 计算，其中 VLSB 是对应于任何两个相邻数字代码的理想输出电压差，称为一个最低有效位 (LSB)。 如果 DAC 的 DNL 或 INL 差于 ±1 LSB，在非单调传输函数或缺失代码中可能会导致。 为了设计一个更稳定的设计 DAC，建议将 DNL 和 INL 都限制在 ±0.5 LSB 以内。
根据等式 (1)、(2) 和 (3)，如果 CTB i 和 CTS 不完全匹配，则 DAC 的 DNL 或 INL 它很可能超出所需的精度/性能标准。 设计师倾向于扩大所有二进制加权电容器的单位电容器尺寸，以尽量减少寄生影响。 然而，我们注意到，电荷缩放具有较大的单位电容 DAC 二进制加权电容器可能会显著增加芯片面积和功耗，不适合电池供电 SoC。 因此，必须尽量减少单位电容尺寸，并匹配布线引起的寄生效应。
鉴于 N 位电荷缩放 DAC 我们希望缩放电荷的网表 DAC 二进制加权电容器生成高度匹配、紧凑的公共纹理布局，包括布局和布线，最小化单位电容器尺寸(即 最小化芯片面积和功耗）并匹配布线引起的寄生电容 CTB i 和 CTS，以使 DNL 和 INL 都符合精度/性能规范(即) -0.5 LSB ≤ DNL，INL ≤ 0.5 LSB）。
数据集
实验指标
对比当前工作[12] Area\DNL(LSB)\INL(LSB)\ Power
具体方法
基于问题公式，我们提出了一个寄生感知电容器尺寸和布局生成过程，包括三个主要步骤：（1)公共质心放置和主干线规划，(2)公共质心详细布线，(3）电容器尺寸 与寄生匹配。
同时，规划公共质心
充电缩放 DAC 在生成和优化二进制加权电容器的布局时，除了重叠、对称、分散和紧凑外，还必须考虑布线引起的寄生效应，以减少二进制加权之间的随机性和系统失配 电容器。 我们采用 Lin 等人的方法 [12]公共质心放置和主干线规划是基于模拟退火、单轨可布线性分析和最小加权二分匹配算法的 最佳单位电容器放置和不同通道之间的最佳主干线分配。 这种布局只需要为每个网络提供最少的主干线，从而导致所有布线通道中最少的布线轨道。 图 3 显示了 6 位充电缩放 DAC 优化公共质心布局和主干线规划。 因此，由于紧凑，单位电容器可以更好地匹配，布线引起的寄生效应也可以最小化。 林等人。 还表明，与最近的其他工作相比，其方法产生的共质心布局可以实现更好的氧化物梯度、单位电容器之间的整体相关性、总面积和连接长度、布线和电容比的准确性。
详细布线公共质心
我们没有在以前的许多工作中使用简单的路由方法，比如 [7, 10, 11, 12, 16]，或采用复杂的路由方法 [5]提出了一种简单有效的生成公共质心的方法 路由。 提出的布线样式将有助于在后续步骤中最小化单位电容器的尺寸，并匹配 CTB i 第 4.3 节。
底板公共质心布线
根据[12]中的布局方法，我们将专门处理只出现在二进制加权电容器单位电容器阵列中心的非公共纹理布局区域的布线。在识别所有连接的组件后，我们应用程序生成树木 (MST) 算法 [3] 连接同一连接组件中的单元电容器。
顶板
因为二进制加权电容器的顶板连接到同一个网络 nT，如图 1 为了生成连接所有单元电容器顶板的公共质心路由，首先，我们简单地复制它 图 4(b) 中的 MST 从底板到顶板，如图所示 5(a) 所示。 复制 MST 之后，单元电容器形成一组不相交的连接组件。 然后我们建造另一个 MST 连接所有不相交的连接组件。 MST 结构路由图 GT 定义如下。 每个顶点 vi ∈ GT 对应一个不相交的连通重量。 如果对应的不相交的连通分量彼此相邻，则在 vi 和 vj 之间存在边 eij。 eij 权重是不相交的连接分量之间的距离。
布线模式和寄生电容
提出的共质心布线将导致两个相邻单元电容器之间的三种不同布线模式，包括（1）重叠线、（2）非重叠线和（3）单线，如图所示 6. 例如，如果两个相邻的单元电容器同时有顶部布局和底板连接，布线模式可以是重叠线或非重叠线。 如果两个相邻的单元电容器只有顶板连接，布线模式将是单线。 我们分析了不同布线模式生成的寄生电容 CTB 和 CTS，因为 CTB 和 CTS 对电路精度/性能的影响最大，已经排名第一 2 本节进行了研究和详细说明。布线模式重叠线 图 6(a) 寄生电容将导致 CTB 重叠等于连接顶板和底板的两条重叠导线之间的面积电容 Carea 和边缘电容 Cfringe 的总和 相邻单元电容器，如图6所示（d）所示。 如图 6(b) 布线模式非重叠线将导致寄生电容 CTB 非重叠线等于两条平行但不同层之间的非重叠线 Cfringe，如图所示 在图 6(e) 中。 如图 6(b) 和 ? 布线模式非重叠线和单线都会导致寄生电容 CTS，它等于两个电路之间 Carea Cfringe 之和。 连接相邻单元电容器的顶板和基板的导线，如图 6(f) 所示。 图 6(d)、(e) 和 (f) 中的面积和边缘电容可以从工艺技术文件中获得。 基于所提出的布线方法生成的布线模式，可以更准确地估计共质心单位电容器阵列内的布线引起的寄生电容，并且电荷缩放DAC的实际输出电压、DNL和INL变得更加 可分别根据等式 (3)、(1) 和 (2) 预测。
同时电容器尺寸 和寄生匹配
为了在每个相邻单元电容器之间选择最佳布线模式以实现更好的寄生匹配，同时最小化单元电容器尺寸以最小化功率，我们首先介绍了对单元电容器尺寸、布线拓扑和布线模式进行编码的 CP 序列。 基于 CP 序列，我们然后应用遗传算法 [4] 来探索序列的最佳配置。 因此，电荷缩放 DAC 的芯片面积和功耗可以最小化，并且 DNL 和 INL 也满足精度/性能标准。
CP序列
[12]是重点
M. P. Lin, V. W. Hsiao and C. Lin, “Parasitic-aware sizing and detailed routing for binary-weighted capacitors in charge-scaling DAC,” 2014 51st ACM/EDAC/IEEE Design Automation Conference (DAC), 2014, pp. 1-6, doi: 10.1109/DAC.2014.6881492.