硬件工程师手册
目 录
第一章 概述 3 第一节 简介硬件开发过程 3 §1.1.1 硬件开发的基本过程 4 §1.1.2 规范硬件开发 4 第二节 硬件工程师的职责和基本技能 4 §1.2.1 硬件工程师的职责 4 §1.2.1 硬件工程师的基本素质和技术 5 第二章 规范硬件开发管理 5 第一节 硬件开发过程 5 §3.1.1 硬件开发过程文件介绍 5 §3.2.2 详细说明硬件开发过程 6 第二节 硬件开发文件规范 9 §2.2.1 硬件开发文件规范文件介绍 9 §2.2.2 硬件开发文档编制规范详细说明 10 第三节 与硬件开发相关的流程文件介绍 11 §3.3.1 项目立项流程： 11 §3.3.2 项目实施管理流程： 12 §3.3.3 软件开发流程： 12 §3.3.4 系统测试工作流程： 12 §3.3.5 中试接口流程 12 §3.3.6 内部验收流程 13 第三章 硬件EMC设计规范 13 第一节 CAD辅助设计 14 第二节 使用可编程器件 19 §3.2.1 FPGA产品性能及技术参数 19 §3.2.2 FPGA的开发工具的使用： 22 §3.2.3 EPLD产品性能及技术参数 23 §3.2.4 MAX PLUS II开发工具 26 §3.2.5 VHDL语音 33 第三节 常用的接口和总线设计 42 §3.3.1 接口标准： 42 §3.3.2 串口设计： 43 §3.3.3 并口设计及总线设计： 44 §3.3.4 RS－232接口总线 44 §3.3.5 RS－422和RS-423标准接口连接方法 45 §3.3.6 RS-485标准接口和连接方法 45 §3.3.7 20mA电流环路串行接口和连接方法 47 第四节 单板硬件设计指南 48 §3.4.1 电源滤波： 48 §3.4.2 带电插座： 48 §3.4.3 上下拉电阻： 49 §3.4.4 ID的标准电路 49 §3.4.5 高速时钟线设计 50 §3.4.6 接口驱动和支持芯片 51 §3.4.7 复位电路 51 §3.4.8 Watchdog电路 52 §3.4.9 单板调试端口设计 53 第五节 设计和转换逻辑电平 54 §3.5.1 TTL、ECL、PECL、CMOS标准 54 §3.5.2 TTL、ECL、MOS互联和电平转换 66 第六节 母板设计指南 67 §3.6.1 母板介绍常用于公司 67 §3.6.2 高速传线理论与设计 70 §3.6.3 总线阻抗匹配，总线驱动和端接 76 §3.6.4 布线策略和电磁干扰 79 第七节 单板软件开发 81 §3.7.1 常用CPU介绍 81 §3.7.2 开发环境 82 §3.7.3 单板软件调试 82 §3.7.4 编程规范 82 第八节 整体硬件设计 88 §3.8.1 接地设计 88 §3.8.2 电源设计 91 第九节 同步和时钟分配 95 §3.9.1 时钟信号的作用 95 §3.9.2 时钟原理、性能指标、测试 102 第十节 DSP技术 108 §3.10.1 DSP概述 108 §3.10.2 DSP特点与应用 109 §3.10.3 TMS320 C54X DSP硬件结构 110 §3.10.4 TMS320C54X的软件编程 114 第四章 通信协议和标准常用 120 第一节 国际标准化组织 120 §4.1.1 ISO 120 §4.1.2 CCITT及ITU-T 121 §4.1.3 IEEE 121 §4.1.4 ETSI 121 §4.1.5 ANSI 122 §4.1.6 TIA/EIA 122 §4.1.7 Bellcore 122 第二节 通信标准常用于硬件开发 122 §4.2.1 ISO开放系统互联模型 122 §4.2.2 CCITT G系列建议 123 §4.2.3 I系列标准 125 §4.2.4 V系列标准 125 §4.2.5 TIA/EIA 系列接口标准 128 §4.2.5 CCITT X系列建议 130 参考文献 132 第五章 材料选择和认购 132 第一节 材料选择的基本原则 132 第二节 IC的选型 134 第三节 阻容器件的选型 137 第四节 光器件的选择 141 第五节 材料认购流程 144 第六节 联系供应商说明 145 第七节 MRPII及BOM基础和使用 146
第一章 概述 第一节 简介硬件开发过程
§1.1.1 硬件开发的基本过程 开发产品硬件项目，首先要明确硬件的总体需求，如CPU处理能力、存储容量和速度，I/O端口分布、接口要求、电平要求、特殊电路(厚膜等)要求等。其次，根据需求分析，制定硬件总体计划，寻求关键设备和电力的技术数据、技术方法和技术支持，充分考虑技术可能性、可靠性和成本控制，对开发调试工具提出明确要求。关键设备索取样品。第三，总体方案确定后，对硬件和单板软件进行详细设计，包括绘制硬件原理图、单板软件功能框图及编码PCB同时完成开发材料清单、新设备编码申请和材料申请。第四，领回PCB板及物料后由焊工焊好1～2块单板，作单板调试，对原理设计中的各功能进行调测，必要时修改原理图并作记录。第五，软硬件系统联调，一般的单板需硬件人员、单板软件人员的配合，特殊的单板（如主机板）需比较大型软件的开发，参与联调的软件人员更多。一般来说，单板调试后的原理和原理PCB布线有一些调整，需要第二次投板。六、内部验收及转中试，硬件项目完成开发过程。
§1.1.2 规范硬件开发 硬件开发的基本过程应遵循硬件开发过程的规范文件。此外，硬件开发涉及技术应用和设备选择，必须遵循相应的标准化措施，以满足质量保证的要求。这主要体现在技术的采用应经过整体团队的审查，设备和制造商的选择应参考材料认证部门的相关文件，并在开发过程中完成相应的规定文件。此外，常用的硬件电路（如ID.WDT）一般标准设计应采用。
第二节 硬件工程师的职责和基本技能
§1.2.1 硬件工程师的职责 技术领先、运行可靠的硬件平台是公司产品质量的基础，硬件工程师责任神圣，责任重大。
1.硬件工程师要勇于尝试新先进技术的应用，大胆创新产品硬件设计。 2.坚持开放式硬件架构，把握硬件技术的主流和未来发展，考虑设计中未来的技术升级。 充分利用公司现有的成熟技术，保持产品技术的继承。 4.考虑设计中的成本，控制产品的性能和价格比。 5.技术开放，资源共享，促进公司整体技术提升。 §1.2.1 硬件工程师的基本素质和技术 硬件工程师应掌握以下基本技能： 一是从需求分析到总体方案、详细设计的设计创造能力； 二是熟练运用设计工具，设计原理图，EPLD、FPGA调试程序的能力； 三是利用仿真设备、示波器、逻辑分析仪调测硬件的能力； 第四，掌握常用标准电路的设计能力，如ID电路、WDT电路、π类型滤波电路、高速信号传输线匹配电路等； 第五，故障定位和解决问题的能力； 六、文档写作技巧； 第七，接触供应商和保守公司秘密的技能。
第二章 规范硬件开发管理 第一节 硬件开发过程
§3.1.1 硬件开发过程文件介绍 在公司的标准化管理中，硬件开发的标准化是一个重要的内容。硬件开发的标准化管理是在公司的硬件开发过程和相关的硬件开发文件规范中，《PCB在投板过程等文件中规划。硬件开发过程是指导硬件工程师以标准化的方式进入
银行开发标准规范了硬件开发的全过程。制定硬件开发过程的目的是规范硬件开发过程控制和硬件开发质量，确保硬件开发能够按照预定目的完成。 公司硬件开发流程的文件编号为4/QM-RSD生效时间为1997年？月21日。 硬件开发过程不仅规范了硬件开发的全过程，而且总体规定了硬件开发应完成的任务。做为一名硬件工程师深刻领会硬件开发流程中各项内容，在日常工作中自觉按流程办事，是非常重要的，否则若大一个公司就会走向混乱。所有硬件工程师都要把学习流程、按流程办事、发展完善流程、监督流程的执行作为职责，为公司管理规范化做出贡献。
§3.2.2 详细说明硬件开发过程 科学分解了硬件开发的全过程，规范了硬件开发的五大任务。 ? 硬件需求分析 ? 硬件系统设计 ? 硬件开发及过程控制 ? 系统联调 ? 文件归档及验收申请。 硬件开发应在项目批准后真正开始，即在收到项目批准任务后，但在实际工作中，许多项目在项目批准前做了大量的硬件设计工作。项目成立后，项目组已经对产品规格说明书、系统需求说明书和项目总体方案进行了评审。项目组接到任务后，首先要做的硬件开发工作是分析硬件需求，撰写硬件需求规范说明书。硬件需求分析是整个产品开发过程中非常重要的一部分，硬件工程师应更加重视这一内容。 产品的性能通常由软件和硬件共同完成。项目组必须仔细考虑哪些是由硬件完成的，哪些是由软件完成的。硬件需求分析还可以明确硬件开发任务。总的来说，论证当前的硬件水平，包括公司的硬件技术水平是否能满足需求。硬件需求分析主要包括以下内容。 ? 系统工程网及使用说明 ? 基本配置和互连方法 ? 运行环境 ? 硬件整体系统的基本功能和主要性能指标 ? 硬件分支系统的基本功能和主要功能指标 ? 划分功能模块 ? 攻关关键技术 ? 采购硬件的名称型号、生产单位和主要技术指标 ? 主要仪器设备 ? 内部合作、外部合作、国内外同类产品硬件技术介绍 ? 讨论可靠性、稳定性、电磁兼容性 ? 电源、工艺结构设计 ? 硬件试方案 从上可见，硬件开发总体方案，把整个系统进一步具体化。硬件开发总体设计是最重要的环节之一。总体设计不好，可能出现致命的问题，造成的损失有许多是无法挽回的。另外，总体方案设计对各个单板的任务以及相关的关系进一步明确，单板的设计要以总体设计方案为依据。而产品的好坏特别是系统的设计合理性、科学性、可靠性、稳定性与总体设计关系密切。 硬件需求分析和硬件总体设计完成后，总体办和管理办要对其进行评审。一个好的产品，特别是大型复杂产品，总体方案进行反复论证是不可缺少的。只有经过多次反复论证的方案，才可能成为好方案。 进行完硬件需求分析后，撰写的硬件需求分析书，不但给出项目硬件开发总的任务框架，也引导项目组对开发任务有更深入的和具体的分析，更好地来制定开发计划。 硬件需求分析完成后，项目组即可进行硬件总体设计，并撰写硬件总体方案书。硬件总体设计的主要任务就是从总体上进一步划分各单板的功能以及硬件的总体结构描述，规定各单板间的接口及有关的技术指标。硬件总体设计主要有下列内容： 系统功能及功能指标 系统总体结构图及功能划分 单板命名 系统逻辑框图 组成系统各功能块的逻辑框图，电路结构图及单板组成 单板逻辑框图和电路结构图 关键技术讨论 关键器件 总体审查包括两部分，一是对有关文档的格式，内容的科学性，描述的准确性以及详简情况进行审查。再就是对总体设计中技术合理性、可行性等进行审查。如果评审不能通过，项目组必须对自己的方案重新进行修订。 硬件总体设计方案通过后，即可着手关键器件的申购，主要工作由项目组来完成，计划处总体办进行把关。关键元器件往往是一个项目能否顺利实施的重要目标。 关键器件落实后，即要进行结构电源设计、单板总体设计。结构电源设计由结构室、MBC等单位协作完成，项目组必须准确地把自己的需求写成任务书，经批准后送达相关单位。 单板总体设计需要项目与CAD配合完成。单板总体设计过程中，对电路板的布局、走线的速率、线间干扰以及EMI等的设计应与CAD室合作。CAD室可利用相应分析软件进行辅助分析。单板总体设计完成后，出单板总体设计方案书。总体设计主要包括下列内容： 单板在整机中的的位置：单板功能描述 单板尺寸 单板逻辑图及各功能模块说明 单板软件功能描述 单板软件功能模块划分 接口定义及与相关板的关系 重要性能指标、功耗及采用标准 开发用仪器仪表等 每个单板都要有总体设计方案，且要经过总体办和管理办的联系评审。否则要重新设计。只有单板总体方案通过后，才可以进行单板详细设计。 单板详细设计包括两大部分： 单板软件详细设计 单板硬件详细设计 单板软、硬件详细设计，要遵守公司的硬件设计技术规范，必须对物料选用，以及成本控制等上加以注意。本书其他章节的大部分内容都是与该部分有关的，希望大家在工作中不断应用，不断充实和修正，使本书内容更加丰富和实用。。 不同的单板，硬件详细设计差别很大。但应包括下列部分： 单板整体功能的准确描述和模块的精心划分。 接口的详细设计。 关键元器件的功能描述及评审，元器件的选择。 符合规范的原理图及PCB图。 对PCB板的测试及调试计划。
单板详细设计要撰写单板详细设计报告。 详细设计报告必须经过审核通过。单板软件的详细设计报告由管理办组织审查，而单板硬件的详细设计报告，则要由总体办、管理办、CAD室联合进行审查，如果审查通过，方可进行PCB板设计，如果通不过，则返回硬件需求分析处，重新进行整个过程。这样做的目的在于让项目组重新审查一下，某个单板详细设计通不过，是否会引起项目整体设计的改动。 如单板详细设计报告通过，项目组一边要与计划处配合准备单板物料申购，一方面进行PCB板设计。PCB板设计需要项目组与CAD室配合进行，PCB原理图是由项目组完成的，而PCB画板和投板的管理工作都由CAD室完成。PCB投板有专门的PCB样板流程。PCB板设计完成后，就要进行单板硬件过程调试，调试过程中要注意多记录、总结，勤于整理，写出单板硬件过程调试文档。当单板调试完成，项目组要把单板放到相应环境进行单板硬件测试，并撰写硬件测试文档。如果PCB测试不通过，要重新投板，则要由项目组、管理办、总体办、CAD室联合决定。 在结构电源，单板软硬件都已完成开发后，就可以进行联调，撰写系统联调报告。联调是整机性能提高，稳定的重要环节，认真周到的联调可以发现各单板以及整体设计的不足，也是验证设计目的是否达到的唯一方法。因此，联调必须预先撰写联调计划，并对整个联调过程进行详细记录。只有对各种可能的环节验证到才能保证机器走向市场后工作的可靠性和稳定性。联调后，必须经总体办和管理办，对联调结果进行评审，看是不是符合设计要求。如果不符合设计要求将要返回去进行优化设计。 如果联调通过，项目要进行文件归档，把应该归档的文件准备好，经总体办、管理办评审，如果通过，才可进行验收。 总之，硬件开发流程是硬件工程师规范日常开发工作的重要依据，全体硬件工程师必须认真学习。 第二节 硬件开发文档规范
§2.2.1 硬件开发文档规范文件介绍 为规范硬件开发过程中文档的编写，明确文档的格式和内容，规定硬件开发过程中所需文档清单，与《硬件开发流程》对应制定了《硬件开发文档编制规范》。开发人员在写文档时往往会漏掉一些该写的内容，编制规范在开发人员写文档时也有一定的提示作用。《硬件开发文档编制规范》适用于中央研究部立项项目硬件系统的开发阶段及测试阶段的文档编制。规范中共列出以下文档的规范： 硬件需求说明书 硬件总体设计报告 单板总体设计方案 单板硬件详细设计 单板软件详细设计 单板硬件过程调试文档 单板软件过程调试文档 单板系统联调报告 单板硬件测试文档 单板软件归档详细文档 单板软件归档详细文档 硬件总体方案归档详细文档 硬件单板总体方案归档详细文档 硬件信息库 这些规范的具体内容可在HUAWEI服务器中的“中研部ISO9000资料库”中找到，对应每个文档规范都有相应的模板可供开发人员在写文档时“填空”使用。模块在rndI服务器中的文档管理数据库中。
§2.2.2 硬件开发文档编制规范详解 1、硬件需求说明书 硬件需求说明书是描写硬件开发目标，基本功能、基本配置，主要性能指标、 运行环境，约束条件以及开发经费和进度等要求，它的要求依据是产品规格说明书和系统需求说明书。它是硬件总体设计和制订硬件开发计划的依据， 具体编写的内容有：系统工程组网及使用说明、硬件整体系统的基本功能和主要性能指标、硬件分系统的基本功能和主要性能指标以及功能模块的划分等。 2、硬件总体设计报告 硬件总体设计报告是根据需求说明书的要求进行总体设计后出的报告，它是硬件详细设计的依据。编写硬件总体设计报告应包含以下内容： 系统总体结构及功能划分，系统逻辑框图、组成系统各功能模块的逻辑框图，电路结构图及单板组成，单板逻辑框图和电路结构图，以及可靠性、安全性、电磁兼容性讨论和硬件测试方案等。 3、单板总体设计方案 在单板的总体设计方案定下来之后应出这份文档，单板总体设计方案应包含单板版本号，单板在整机中的位置、开发目的及主要功能，单板功能描述、单板逻辑框图及各功能模块说明，单板软件功能描述及功能模块划分、接口简单定义与相关板的关系，主要性能指标、功耗和采用标准。 4、单板硬件详细设计 在单板硬件进入到详细设计阶段，应提交单板硬件详细设计报告。在单板硬件详细设计中应着重体现：单板逻辑框图及各功能模块详细说明，各功能模块实现方式、地址分配、控制方式、接口方式、存贮器空间、中断方式、接口管脚信号详细定义、时序说明、性能指标、指示灯说明、外接线定义、可编程器件图、功能模块说明、原理图、详细物料清单以及单板测试、调试计划。有时候一块单板的硬件和软件分别由两个开发人员开发，因此这时候单板硬件详细设计便为软件设计者提供了一个详细的指导，因此单板硬件详细设计报告至关重要。尤其是地址分配、控制方式、接口方式、中断方式是编制单板软件的基础，一定要详细写出。 5、单板软件详细设计 在单板软件设计完成后应相应完成单板软件详细设计报告，在报告中应列出完成单板软件的编程语言，编译器的调试环境，硬件描述与功能要求及数据结构等。要特别强调的是：要详细列出详细的设计细节，其中包括中断、主程序、子程序的功能、入口参数、出口参数、局部变量、函数调用和流程图。在有关通讯协议的描述中，应说明物理层，链路层通讯协议和高层通讯协议由哪些文档定义。 6、单板硬件过程调试文档 开发过程中，每次所投PCB板，工程师应提交一份过程文档，以便管理阶层了解进度，进行考评，另外也给其他相关工程师留下一份有参考价值的技术文档。每次所投PCB板时应制作此文档。这份文档应包括以下内容：单板硬件功能模块划分，单板硬件各模块调试进度，调试中出现的问题及解决方法，原始数据记录、系统方案修改说明、单板方案修改说明、器件改换说明、原理图、PCB图修改说明、可编程器件修改说明、调试工作阶段总结、调试进展说明、下阶段调试计划以及测试方案的修改。 7、单板软件过程调试文档 每月收集一次单板软件过程调试文档，或调试完毕（指不满一月）收集，尽可能清楚，完整列出软件调试修改过程。单板软件过程调试文档应当包括以下内容：单板软件功能模块划分及各功能模块调试进度、单板软件调试出现问题及解决、下阶段的调试计划、测试方案修改。 8、单板系统联调报告 在项目进入单板系统联调阶段，应出单板系统联调报告。单板系统联调报告包括这些内容：系统功能模块划分、系统功能模块调试进展、系统接口信号的测试原始记录及分析、系统联调中出现问题及解决、调试技巧集锦、整机性能评估等。 9、单板硬件测试文档 在单板调试完之后，申请内部验收之前，应先进行自测以确保每个功能都能实现，每项指标都能满足。自测完毕应出单板硬件测试文档，单板硬件测试文档包括以下内容：单板功能模块划分、各功能模块设计输入输出信号及性能参数、各功能模块测试点确定、各测试参考点实测原始记录及分析、板内高速信号线测试原始记录及分析、系统I/O口信号线测试原始记录及分析，整板性能测试结果分析。 10、硬件信息库 为了共享技术资料，我们希望建立一个共享资料库，每一块单板都希望将的最有价值最有特色的资料归入此库。硬件信息库包括以下内容：典型应用电路、特色电路、特色芯片技术介绍、特色芯片的使用说明、驱动程序的流程图、源程序、相关硬件电路说明、PCB布板注意事项、单板调试中出现的典型及解决、软硬件设计及调试技巧。
第三节 与硬件开发相关的流程文件介绍
与硬件开发相关的流程主要有下列几个： 项目立项流程 项目实施管理流程 软件开发流程 系统测试工作流程 中试接口流程 内部接收流程
§3.3.1 项目立项流程： 是为了加强立项管理及立项的科学性而制定的。其中包括立项的论证、审核分析，以期做到合理进行开发，合理进行资源分配，并对该立项前的预研过程进行规范和管理。立项时，对硬件的开发方案的审查是重要内容。
§3.3.2 项目实施管理流程： 主要定义和说明项目在立项后进行项目系统分析和总体设计以及软硬件开发和内部验收等的过程和接口，并指出了开发过程中需形成的各种文档。该流程包含着硬件开关、软件开发、结构和电源开发、物料申购并各分流程。 §3.3.3 软件开发流程： 与硬件开发流程相对应的是软件开发流程，软件开发流程是对大型系统软件开发规范化管理文件，流程目的在对软件开发实施有效的计划和管理，从而进一步提高软件开发的工程化、系统化水平，提高XXXX公司软件产品质量和文档管理水平，以保证软件开发的规范性和继承性。软件开发与硬件结构密切联系在一起的。一个系统软件和硬件是相互关联着的。
§3.3.4 系统测试工作流程： 该流程规定了在开发过程中系统测试过程，描述了系统测试所要执行的功能，输入、输出的文件以及有关的检查评审点。它规范了系统测试工作的行为，以提高系统测试的可控性，从而为系统质量保证提供一个重要手段。 项目立项完成，成立项目组的同时要成立对应的测试项目组。在整个开发过程中，测试可分为三个阶段，单元测试、集成测试、系统测试。测试的主要对象为软件系统。
§3.3.5 中试接口流程 中试涉及到中央研究部与中试部开发全过程。中研部在项目立项审核或项目立项后以书面文件通知中试部，中试部以此来确定是否参与该项目的测试及中试准备的相关人选，并在方案评审阶段参与进来对产品的工艺、结构、兼容性及可生产性等问题进行评审，在产品开发的后期，项目组将中试的相关资料备齐，提交《新产品准备中试联络单》，由业务部、总体办、中研计划处审核后，提交中试部进行中试准备，在项目内部验收后转中试，在中试过程中出现的中试问题，由中试部书面通知反馈给项目组，进行设计调整直至中试通过。 由上可见中试将在产品设计到验收后整个过程都将参与，在硬件开发上，也有许多方面要提早与中试进行联系。甚至中试部直接参与有关的硬件开发和测试工程。
§3.3.6 内部验收流程 制定的目的是加强内部验收的规范化管理，加强设计验证的控制，确保产品开发尽快进入中试和生产并顺利推向市场。项目完成开发工作和文档及相关技术资料后，首先准备测试环境，进行自测，并向总体办递交《系统测试报告》及项目验收申请表，总体办审核同意项目验收申请后，要求项目组确定测试项目，并编写《测试项目手册》。测试项目手册要通过总体办组织的评审，然后才组成专家进行验收。 由上可见，硬件开发过程中，必须提前准备好文档及各种技术资料，同时在产品设计时就必须考虑到测试。
第三章 硬件EMC设计规范
引言：
本规范只简绍EMC的主要原则与结论，为硬件工程师们在开发设计中抛砖引玉。 电磁干扰的三要素是干扰源、干扰传输途径、干扰接收器。EMC就围绕这些问题进行研究。最基本的干扰抑制技术是屏蔽、滤波、接地。它们主要用来切断干扰的传输途径。广义的电磁兼容控制技术包括抑制干扰源的发射和提高干扰接收器的敏感度，但已延伸到其他学科领域。 本规范重点在单板的EMC设计上，附带一些必须的EMC知识及法则。在印制电路板设计阶段对电磁兼容考虑将减少电路在样机中发生电磁干扰。问题的种类包括公共阻抗耦合、串扰、高频载流导线产生的辐射和通过由互连布线和印制线形成的回路拾取噪声等。 在高速逻辑电路里，这类问题特别脆弱，原因很多： 1、电源与地线的阻抗随频率增加而增加，公共阻抗耦合的发生比较频繁； 2、信号频率较高，通过寄生电容耦合到步线较有效，串扰发生更容易； 3、信号回路尺寸与时钟频率及其谐波的波长相比拟，辐射更加显著。 4、引起信号线路反射的阻抗不匹配问题。 第一节 CAD辅助设计 一、总体概念及考虑 1、五一五规则，即时钟频率到5MHz或脉冲上升时间小于5ns，则PCB板须采用多层板。 2、不同电源平面不能重叠。 3、公共阻抗耦合问题。 模型：
VN1＝I2ZG为电源I2流经地平面阻抗ZG而在1号电路感应的噪声电压。 由于地平面电流可能由多个源产生，感应噪声可能高过模电的灵敏度或数电的抗扰度。 解决办法： ①模拟与数字电路应有各自的回路，最后单点接地； ②电源线与回线越宽越好； ③缩短印制线长度； ④电源分配系统去耦。 4、减小环路面积及两环路的交链面积。 5、一个重要思想是：PCB上的EMC主要取决于直流电源线的Z
C→∞，好的滤波，L→0，减小发射及敏感。
Z0＝L/C＝377(d/w) (μr/εr)，如果 < 0.1Ω极好。
二、布局 下面是电路板布局准则：
1、 晶振尽可能靠近处理器 2、 模拟电路与数字电路占不同的区域 3、 高频放在PCB板的边缘，并逐层排列 4、 用地填充空着的区域 三、布线 1、电源线与回线尽可能靠近，最好的方法各走一面。 2、为模拟电路提供一条零伏回线，信号线与回程线小与5：1。 3、针对长平行走线的串扰，增加其间距或在走线之间加一根零伏线。 4、手工时钟布线，远离I/O电路，可考虑加专用信号回程线。 5、关键线路如复位线等接近地回线。 6、为使串扰减至最小，采用双面＃字型布线。 7、高速线避免走直角。 8、强弱信号线分开。 四、屏蔽 1屏蔽 > 模型：
屏蔽效能SE(dB)＝反射损耗R(dB)＋吸收损耗A(dB) 高频射频屏蔽的关键是反射，吸收是低频磁场屏蔽的关键机理。 2、工作频率低于1MHz时，噪声一般由电场或磁场引起，(磁场引起时干扰，一般在几百赫兹以内)，1MHz以上，考虑电磁干扰。单板上的屏蔽实体包括变压器、传感器、放大器、DC/DC模块等。更大的涉及单板间、子架、机架的屏蔽。 3、静电屏蔽不要求屏蔽体是封闭的，只要求高电导率材料和接地两点。电磁屏蔽不要求接地，但要求感应电流在上有通路，故必须闭合。磁屏蔽要求高磁导率的材料做封闭的屏蔽体，为了让涡流产生的磁通和干扰产生的磁通相消达到吸收的目的，对材料有厚度的要求。高频情况下，三者可以统一，即用高电导率材料(如铜)封闭并接地。 4、对低频，高电导率的材料吸收衰减少，对磁场屏蔽效果不好，需采用高磁导率的材料(如镀锌铁)。 5、磁场屏蔽还取决于厚度、几何形状、孔洞的最大线性尺寸。 6、磁耦合感应的噪声电压UN＝jwB.A.coso＝jwM.I1，(A为电路2闭合环路时面积；B为磁通密度；M为互感；I1为干扰电路的电流。降低噪声电压，有两个途径，对接收电路而言，B、A和COS0必须减小；对干扰源而言，M和I1必须减小。双绞线是个很好例子。它大大减小电路的环路面积，并同时在绞合的另一根芯线上产生相反的电动势。 7、防止电磁泄露的经验公式：缝隙尺寸 < λmin/20。好的电缆屏蔽层覆视率应为70％以上。
五、接地 1、300KHz以下一般单点接地，以上多点接地，混合接地频率范围50KHz～10MHz。另一种分法是：< 0.05λ单点接地；< 0.05λ多点接地。 2、好的接地方式：树形接地
3、信号电路屏蔽罩的接地。
接地点选在放大器等输出端的地线上。
4、对电缆屏蔽层，L < 0.15λ时，一般均在输出端单点接地。L<0.15λ时，则采用多点接地，一般屏蔽层按0.05λ或0.1λ间隔接地。混合接地时，一端屏蔽层接地，一端通过电容接地。 5、对于射频电路接地，要求接地线尽量要短或者根本不用接线而实现接地。最好的接地线是扁平铜编织带。当地线长度是λ/4波长的奇数倍时，阻抗会很高，同时相当λ/4天线，向外辐射干扰信号。 6、单板内数字地、模拟地有多个，只允许提供一个共地点。 7、接地还包括当用导线作电源回线、搭接等内容。
六、滤波 1、选择EMI信号滤波器滤除导线上工作不需要的高频干扰成份，解决高频电磁辐射与接收干扰。它要保证良好接地。分线路板安装滤波器、贯通滤波器、连接器滤波器。从电路形式分，有单电容型、单电感型、L型、π型。π型滤波器通带到阻带的过渡性能最好，最能保证工作信号质量。 一个典型信号的频谱：
2、选择交直流电源滤波器抑制内外电源线上的传导和辐射干扰，既防止EMI进入电网，危害其它电路，又保护设备自身。它不衰减工频功率。DM(差摸)干扰在频率 < 1MHz时占主导地位。CM在 > 1MHz时，占主导地位。 3、使用铁氧体磁珠安装在元件的引线上，用作高频电路的去耦，滤波以及寄生振荡的抑制。 4、尽可能对芯片的电源去耦(1-100nF)，对进入板极的直流电源及稳压器和DC/DC转换器的输出进行滤波(uF)。
Cmin≈△I△t/△Vmax △Vmax一般取2％的干扰电平。
注意减小电容引线电感，提高谐振频率，高频应用时甚至可以采取四芯电容。电容的选取是非常讲究的问题，也是单板EMC控制的手段。 七、其它 单板的干扰抑制涉及的面很广，从传输线的阻抗匹配到元器件的EMC控制，从生产工艺到扎线方法，从编码技术到软件抗干扰等。一个机器的孕育及诞生实际上是EMC工程。最主要需要工程师们设计中注入EMC意识。
第二节 可编程器件的使用
§3.2.1 FPGA产品性能和技术参数 一、FPGA概念： 用户现场可编程门阵列——FPGA器件（Field Programmable Gate Array）是八十年代中期出现的新概念，是一种可由用户自行定义配置的高容量密度的专用集成电路（ASIC）。FPGA概念由美国Xilinx公司首创，成为九十年代集成电路产业销售额增长速率最快的产品。 与EPLD器件（Erasable Programmable Logic Devices)相比，FPGA主要具有下述特点： 1）EPLD器件为逻辑块级可编程，而FPGA为逻辑门级可编程。 EPLD器件由不同个数的宏单元（Macrocell）组合而成，宏单元作为一个整体，其内部连线相对固定，因此其编程灵活性及逻辑容量均受到限制。FPGA为门级可编程，其编程灵活性与内部逻辑容量远大于EPLD。 2）FPGA器件集成度高，阵列引脚数多，功耗低。 3）FPGA器件具有用户现场可编程的优越特性。 由于FPGA的现场可编程特性，其在线的电路调试与修改不须将FPGA从电路板中取出，因此能以多种封装形式（如PQFP、TQFP、BGA等）减小体积，增加引脚数量。而EPLD须用专门的编程器擦写，因而通常为PLCC封装，体积大，引脚相对较少。 4）EPLD器件为EPROM-base而FPGA为SRAM-base。 5）与EPLD器件相比较，FPGA的时延较难控制。 二、FPGA的基本结构与基本工作原理： 1、FPGA的组成与结构： CLB:Configurable Logic Block IOB:Input/Output Block PIC:Programmable Interconnect SRAM阵列 内部晶体振荡器 2、FPGA的结构特点： 1）FPGA内部为逻辑单元阵列（LCA：Logic Cell Array）结构： 在FPGA中，CLB作为逻辑组件的基本单元，通过一定的内部连线连接在一起以综合阵列中的逻辑功能，形成LCA结构。CLB为门级结构，但LCA对用户而言表现为逻辑块的特性，使得LCA具有一个极强的逻辑解来实现优化的高密度门阵列。 2）FPGA内部逻辑功能的配置是基于内部阵列分布的SRAM原理： FPGA器件的编程实现，实际上是由加载于其内部阵列分部的SRAM上的配置数据决定和控制各个CLB、IOB的逻辑功能及PIC之间的互连关系。因此，允许LCA靠简单的加载新的数据进行配置SRAM单元，从而实现芯片新的逻辑配置。通过加载不同的配置数据，芯片逻辑功能可不断更新，反复使用。 3、FPGA的基本工作原理： 1）FPGA的工作模式： FPGA的工作模式有主动模式、周边模式和从动模式三种。不同的工作模式可通过模式选择控制位来控制。 A、主动模式： 在主动模式下，LCA自动地从外部PROM或EPROM加载配置的程序数据。主动模式又可分类如下： 主动并行低地址模式 主动并行模式 主动并行高地址模式 主动串行模式 并行模式中，在相应的时钟控制下，配置数据并行地进入FPGA器件，在内部再变成串行。为了能使LCA与其它器件分享外部存储器，占用不同的地址段，LCA在主动并行模式下提供高、低地址两种模式，使得LCA按不同的顺序产生地址信号。其中高地址模式是从高地址向低地址读数，低地址模式是从低地址向高地址读数。 串行模式中，在相应的时钟信号控制下，配置数据串行地由外部的PROM器件进入LCA的内部存储区。 当单片FPGA不足以定义数字系统完整的逻辑功能时，可以采用多个FPGA芯片，以一定的格式相互连接，分部定义，从而总合地完成整个系统的功能。这种链连的电路方式构成菊花链。在这种情况下，第一片FPGA应选择主动模式，作为其它链连的FPGA的数据源且控制从动器件。 B、周边模式： 周边模式提供一个简单的接口，通过该接口，FPGA器件可作为一个周边设备，由微处理器直接加载配置，数据以串行方式输入FPGA。当系统使用多个FPGA器件时，每个器件可选定微处理器数据总线的一个数据位，这样多个器件就可在微处理器每一个写周期同时加载，这种“宽边”加载方法提供了一个非常简单而又高效的多器件同时加载的实现途径。 C、从动模式： 处于从动模式的FPGA，在加载过程中数据及与其同步的时钟均由外部电路提供。通常，从动模式用于对菊花链上的后接器件的配置，每个从器件的数据均由链上的上一个器件提供，时钟由首器件提供。 2）FPGA的工作原理： FPGA设计的主要目的在于实现应用系统的逻辑设计，通过相应的FPGA开发系统将逻辑关系转换成一定格式的FPGA芯片配置数据，并基于一定的配置工作模式，将数据配置于芯片内部的SRAM点阵，从而使芯片成为具有一定逻辑功能的单片系统。 FPGA的工作模式由模式配置引脚M0、M1、M2配置，系统上电后LCA自动开始进行初始化操作，通过复位FPGA，系统首先清除LCA芯片内部的SRAM存储器，作好配置准备。当LCA被初始化并正确判断其配置模式后，配置数据开始被加载。在数据配置过程中，配置数据以固定的格式传输，数据流均由一串行引导数据引导，且配置数据按帧传输。数据在LCA内部串行并转换成数据字，然后被并行地写入内部配置存储器阵列。在多个LCA器件菊花链接时，当第一个器件配置数据加载完毕，其DOUT输出将继续允许其它数据通过并加载于下一个器件。数据加载完成后，FPGA从数据配置向用户定义的逻辑功能与操作转移，系统启动并开始工作，此时，系统完成从一个时钟方式向另一个时钟方式的转变，同时完成从多数输出是三态的并行或串行配置数据的界面向由用户系统激活的I/O引脚的正常操作的转变。 §3.2.2 FPGA的开发工具的使用： 一· FPGA开发系统 在PC机用户的XILINX FPGA开发系统之中，目前主要采用Viewlogic的XACTstep6.0.1和ALDEC的Foundation Series。XACTstep的设计流程如下：
Design Entry
Prosim Prowave 功能仿真
XACTstep
Prosim Prowave 时序仿真
Download
首先在Design Entry作原理图输入，原理图完成后可由Prosim作功能仿真并通过Prowave显示仿真波形，亦可在原理图完成后直接进入XACTstep，将原理图转换成为XILINX FPGA的网表格式，进行逻辑优化、布局、布线。布线生成LCA文件或BIT文件后即可通过专用的FPGA加载电缆将配置数据下载到芯片进行调试，亦可先通过Prosim与Prowave作布线完成后的时序仿真，调整时序后再下载配置数据文件。
二、FPGA芯片的容量与指标： 下表给出XILINX FPGA最常用的XC3000、XC4000系列的参数： Device Gates CLBs IOBs Flip-Flops XC3120 1000-1500 64 64 256 XC3130 1500-2000 100 80 360 XC3142 2000-3000 144 96 480 XC3164 3500-4000 224 120 688 XC3190 5000-6000 320 144 928 XC3195 6500-7500 484 176 1320
表一 XC3000系列的逻辑容量
Device Gates CLBs IOBs Flip-Flops XC4002A 2000 64 64 256 XC4003A 3000 100 80 360 XC4003/H 3000 100 80/160 360/300 XC4004A 4000 144 96 480 XC4005A 5000 196 112 616 XC4005/H 5000 196 112/192 616/392 XC4006 6000 256 128 768 XC4008 8000 324 144 936 XC4010/D 10000 400 160 1120 XC4013/D 13000 576 192 1536 XC4020 20000 784 224 2016 XC4025 25000 1024 256 2560
§3.2.3 EPLD产品性能和技术参数 1、引言 可编程逻辑器件（PLD）是用户进行编程实现所需逻辑功能的数字集成电路，利用PLD内部逻辑电路可以实现任意布尔表达式或寄存器函数，相反，那些分立逻辑IC，如TTL电路，只能提供特定的功能而不能按不同电路设计要求进行修改，PLD曾被看作分立逻辑和定制或半定制器件（如ASIC）的替代品，然而，近年来它已成为更受青睐的一种选择了，由于大批量生产和采用先进的工艺技术，PLD的价格降低，PLD厂家提供的器件同许多离散器件或全定制器件相比，其集成度更高，性能更好，并且每一功能的价格更低。
2、ALTERA的PLD系列产品 ALTERA公司提供7个系列的通用PLD产品：FLEX 10K、FLEX8000、MAX9000、MAX7000、FLASHLogic、MAX5000和Classic器件，如表所示，灵活逻辑单元阵列（Flexible Logic Element Matrix，FLEX）结构，使用查找表实现逻辑功能。而多阵列矩阵（Multiple Array Matrix，MAX）结构、FLASHlogic结构和Classic结构使用可编程的“与阵列”和乘积项的固定的“或”结构实现。各种产品系列提供不同的速度和不同的性能，在特定应用中各有优点：
ALTERA器件结构
器件系列 逻辑单元结构 连线结构 配置单元 FLEX 10K 查找表 连续式 SRAM FLEX 8000 查找表 连续式 SRAM MAX9000 积之和 连续式 EEPROM MAX7000 积之和 连续式 EEPROM FLASHLogic 积之和 连续式 RAM&FLASH MAX5000 积之和 连续式 EPROM Classic 积之和 连续式 EPROM
下面总结各ALTERA通用PLD系列产品的关键性能：
1、Classic系列 Classic是ALTERA公司最早的产品系列，最多集成900个可用门，引脚最多达68个，工业标准的Classic系列由一个具有公共互连逻辑的阵列构成，适用于集成度低，价格便宜的应用，该系列具有独特的“0功率”模式，维持状态的电流只有微安量级，对于低功耗应用非常理想，该系列基于EPROM工艺，编程信息不易失去，并可用紫外线擦除和多次编程。
2、MAX5000系列 MAX5000系列是ALTERA第一代MAX器件，它广泛应用于需要高级组合逻辑，其成本又较便宜的场合，这类器件的集成度为300～3800可用门，有20～100个引脚，由于该产品已经很成熟，加之ALTERA公司对其不断改进和采用更先进的工艺，使得MAX5000器件每个宏单元的价格可与大批量生产的ASIC和门阵列相近，基于EPROM的MAX5000系列也是编程信息不易失的。
3、MAX7000系列 MAX7000系列是ALTERA第二代结构的器件，它是工业界速度最快的高集成度可编程逻辑器件系列， 其集成度为600～5000门可用门，有32～256宏单元和36～164个用户I/O引脚，该系列器件的组合传播延时快达5 ns，16位计数器频率为178.9MHZ。此外，它们能提供很快的输入寄存器建立时间，多个系统时钟和可编程的速度/功率控制，I/O引脚输出电压摆率是可控制的。 从而提供一个附加的开关噪声电平控制，基于EEPROM的MAX7000系列是编程信息不易失的电可擦除的器件。 MAX7000E器件是MAX 7000系列中密度更高，性能更强的成员，MAX7000S不仅提供MAX7000E的增强性能，它还可以提供JTAG BST、ISP支持和片内时钟放大锁相环电路。
4、MAX9000系列 MAX9000 系列 把MAX 7000系列的高效的宏单元结构和FLEX器件的高性能、可预测速度的快速通道结合在一起，使它非常适用于集成多个系统级功能。基于EEPROM的MAX9000系列有6000～12000个可用门，320～560个宏单元，最多216个用户I/O引脚，这种集成度以及JTAG BST和ISP支持，使它成为即用到PLD特性又具有ISP的灵活性的门阵列设计中的理想选择。 5、FLASHlogic系列 FLASH Logic系列的性能结构革新使它非常适合于那些要求内部RAM，在线重新配置（ICR）、ISP或JTAG BST支持的应用，FLASH Logic系列是基于SRAM的，此外内部还有不易失的FLASH单元，省却了外部数据源。它的密度从1600～3200，可用门有80～160个宏单元，有62～120个用户I/O引脚。 这些性能以及10ns的组合时延，使它非常适用于基于微处理器的系统和总线接口应用。
6、FLEX 8000系列 FLEX 8000系列适用于需要大量寄存器和I/O引脚的应用，该系列器件的集成度为2,500～16,000可用门，282～1500寄存器，78～208个用户I/O引脚，这些特性以及其高性能、可预测速度的互连结构使FLEX 8000很适合用作基于乘积项的器件，此外，基于SRAM的FLEX 8000维护状态功耗很小，可在线重新配置（ICR）的特性，使它适用于PC附加卡，电源供电设备和多功能电信卡。 FLEX 10K系列 FLEX 10K系列包括含有嵌入式阵列的PLDS及工业界最大的PLD（100,000门），由于共高集成度和用作复杂宏和存贮器的能力，使其可以满足随着单片系统设计发展而对集成度的增长要求， FLEX10K包括一个嵌入式阵列，它可以给设计者提供高效的嵌入式门阵列功能和灵活的可编程逻辑，嵌入式阵列由大量的嵌入阵列块（EAB）组成，它可以用作存贮器和复杂逻辑功能。其它结构特性如多个偏差时钟，时钟锁定、时钟放大锁相环电路和内部三态总线，可以满足系统级集成要求的性能和效率，这些特性使它可用于那些传统上使用门阵列的领域。 所有ALTERA器件使用CMOS工艺，与双极性工艺相比它的功耗小，可靠性高。
附录 现有EPLD器件性能参数 器件系列 3.3V 器件 3. 3V或5.0V I/O PIN PLL PCI Compliance ISP ICR JTAG 嵌入 SRAM 斜率控制 开漏极输出 FLEX10K FLEX8000 MAX9000 MAX7000 MAX7000S
FLASH logic MAX5000 Classic
§3.2.4 MAX + PLUS II开发工具 1、引言 一个理想的可编程逻辑设计环境应当满足各种各样的设计要求：例如，应当支持具有不同结构的器件，能在多平台上运行，具有易于使用的界面并提供广泛的特性。而且，该设计环境还应当允许设计者自由选择他们使用的设计输入方法和工具。Altera的MAX＋PLUSⅡ开发系统是一种全集成化的可编程逻辑设计环境，能满足所有这些要求。 MAX＋PLUSⅡ设计环境提供的灵活性和高性能是无可比拟的。其丰富的图形界面，再加以完整、可即时访问的在线文档，使用户能又快又容易的学习和使用MAX＋PLUSⅡ。 □结构无关 MAX＋PLUSⅡCompiler（编译程序）是MAX＋PLUSⅡ系统的核心，它支持Altera的Classic、MAX5000、MAX7000、MAX 9000、FLASHlogic、FLEX 8000和FLEX 10K可编程逻辑器件系列，提供工业界唯一真正与结构无关的可编程逻辑设计环境。该编译程序（或称编译器）还提供强有力的逻辑综合与最小化功能，使用户比较容易将其设计集成到器件中。 □多平台 MAX＋PLUSⅡ可在基于486、奔腾之PC的Microsoft Windows或Windows NT下运行，也可以在Sun SPARC工作站、HP9000系列700工作站和DEC Alpha AXP工作站的X windows下运行。 □全集成化 MAX＋PLUSⅡ的设计输入、处理与校验功能一起提供了全集成化的一套可编程逻辑开发工具，可以加快动态调试，缩短开发周期。 □模块组合式工具软件 设计者可从各种设计输入、设计处理和设计校验选项（全部在3.2.4节中描述）中进行选择从而使设计环境用户化。需要时，还可保留初始的工具投入，并增添新性能。由于MAX＋PLUSⅡ支持各种器件系列，设计得不必学习新工具即可支持新结构。 □硬件描述语言 （HDL）MAX＋PLUSⅡ 支持各种HDL设计输入选项，包括VHDL、Verilog HDL和Altera硬件描述语言AHDL。 □开放的界面 Altera的工作与CAE厂家联系紧密，MAX＋PLUSⅡ可与其它工业标准设计输入、综合与校验工具链接。它与CAE工具的接口符合EDIF 200和209、参数化模块库（LPM）、Verilog、VHDL及其它标准。设计者可以使用Altera或标准CAE设计输入工具去建立逻辑设计，使用MAX＋PLUSⅡ Compiler（编译程序）对Altera器件设计进行编译，并使用Altera或其它CAE校验工具进行器件或板级仿真。目前，MAX＋PLUSⅡ支持与Synopsys、Viewlogic、Mentor Graphics、Cadence、Exemplar、Date I/O、Intergraph、Minc、OrCAD等公司提供的工具的接口。 使用MAX＋PLUSⅡ软件进行设计的过程包括四个阶段：设计输入、设计处理、设计校验和器件编程。 2、设计输入 MAX＋PLUSⅡ能够将使用MAX＋PLUSⅡ设计输入工具或其它各种工业标准CAE设计输入工具生成的设计文件综合为一个设计体系。MAX＋PLUSⅡ各应用程序间高度的集成化允许信息在各应用程序之间自由地来回流动。例如，可以自动将编译、仿真和定时分析中识别的错误定位，并在原始的设计文件中将其加亮。如果一个设计（在MAX＋PLUSⅡ中叫做“Project”）中包括二级或多级层次结构，设计者可以从一个设计文件直接到达层次结构内所有的其它设计文件，无论这些文件是基于图形、文本或波形的。 2.1、原理图输入与非符合编辑 图3.2.4.1 中所示，MAX＋PLUSⅡGraphic Editor（图形编辑器）能方便、快捷地输入设计原理图。这种“drag-and -drop”的图形编辑方法可以快速移动一个或多个对象，也可以移动整个一块区域。移动过程中，连线就像橡皮筋那样保持着。还可通过总线连接多个图元（Primitive）建立起符合阵列，从而使设计更加紧凑。该软件中有74系列的300多个及其它定制宏功能可供使用。
图3.2.4.1 2.2、硬件描述语言输入 MAX＋PLUSⅡ软件包含一个Text Editor（文本编辑程序），适用于输入和编辑用VHDL、Verilog HDL或AHDL（Altera硬件描述语言）编写的HDL（硬件描述语言）设计文件。MAX＋PLUSⅡCompiler（编译程序）可以对这些语言表达的逻辑进行综合并将其映射到Altera的任何器件系列中。 这些HDL中的每一种都能实现状态机、其值表、条件逻辑和布尔方程，也支持加、减、相符和比较复杂的设计了。 2.3、设计的波形输入 MAX＋PLUSⅡWaveform Editor（波形编辑程序或称波形编辑器）用于建立和编辑建立波形设计文件及输入仿真向量和功能测试向量。波形编辑程序还有逻辑分析仪的功能，设计者可以查看仿真结果。
波形设计输入最适合于时序和重复的函数。Compiler的先进的波形综合算法根据用户定义的输入波形及输入波形（经过寄存器的、组合的状态机逻辑的）自动生成逻辑关系。Compiler自动为分配状态位和状态变量。 波形编辑功能允许设计者对波形进行拷贝、剪切、粘贴、重复与伸展，从而可用内部节点，触发器和状态机建立设计文件；把波形组合成组，显示出二进制、八进制、十进制或十六进制值；通过把一组波形重迭到另一组波形上，对两组仿真结果进行比较。 2.4、底层编辑 MAX＋PLUSⅡFloorplan Editor（底层编辑程序）（图3.2.4.2）简化向器件引脚和逻辑单元分配逻辑的过程。设计方案中使用的表示每种器件的图形很容易进行逻辑布局。高层的和详细的器件视图都可供利用。设计者可在设计编译之前分配和逻辑单元，编译后再察看与修改结果。
图3.2.4.2
底层编辑程序的特性允许设计者观察器件中所有已分配的和未分配的逻辑。任何节点或引脚都可以被拉到新的位置。可以把逻辑分配给专用引脚和逻辑单元，也可分配给器件中更加合适的区域。 2.5、工业标准的CAE设计输入 MAX＋PLUSⅡ Compiler（编译程序）可以与产生EDIF200和290网表文件的其它CAE工具接口。Compiler使用库映射文件（.lmf）把其它CAE工具专用的符号和引脚名映射为MAX＋PLUSⅡ宏功能和基本门库单元。Altera为74系列的100多种器件及定制宏功能提供LMF（库映射文件），这些宏功能适合于Cadence、Mentor Graphics、Minc、OrCAD和Viewlogic等公司的工具生成的文件。Cadence、Exemplar、Intergraph、Mentor Graphics、Racal-Redac，Synopsys和Viewlogic公司也支持VHDL和Veilog设计输入。 MAX＋PLUSⅡ也支持使用参数化模块库（LPM，Library of parameteride modules）的设计输入。LPM标准描述计数器、加法器、多路选择器之类规模可变的宏功能，允许最佳设计信息在CAE 工具之间流通。MAX＋PLUSⅡ Compiler从EDIF网表文件读取LPM模块，自动进行优化，产生具有特定结构的宏功能。MAX＋PLUSⅡ支持LPM标准定义的所有门和运算部件。 MAX＋PLUSⅡ也能读取OrCAD的原理图文件（.sch）和Xilinx的网表格式文件（.xnf）,以便面向Altera器件，对设计进行编译和集成。 2.6、层次设计输入 层次设计可能包含用几种不同格式建立的设计文件，包括原理图输入、HDL设计输入、波形设计输入和EDIF（电子设计交换格式）。MAX＋PLUSⅡ在一个设计方案中支持多级层次。这种灵活性使设计者可以采用最适合于设计中每个部门的设计输入方法。MAX＋PLUSⅡ层次显示程序可以显示方案的层次结构，允许设计者穿越层次，自动打开适合于每个设计文件的编辑程序。 3、设计原理 MAX＋PLUSⅡ处理一个设计时，Compiler（编译程序）在设计文件中读取信息并产生编程文件和仿真文件，Timing Analyze（定时分析程序）分析设计的定时，Message Processor （信息处理程序）自动定位错误。 3.1、自动错误定位 MAX＋PLUSⅡ的Message Processor 与MAX＋PLUSⅡ的所有应用程序通信，报告错误、信息，对于连线或句法等问题给出警告消息。设计者可利用它自动打开有错误源的文件，并以高亮度显示错误位置。见图3.2.4.3
图3.2.4.3 3.2、逻辑综合与试配 MAX＋PLUSⅡCompiler的Logic Synthesizer（逻辑综合）模块对设计方案进行逻辑综合并让你看到设计实现的真正结果（WYSIWYG：what-yuo-see-what-you-ger）。该模块选择合适的逻辑化简单法，并去除冗长逻辑，确保对某种特定的器件结构尽可能有效地使用器件的逻辑资料。还要去除设计方案没用的逻辑。 逻辑综合选择有助于设计师引导逻辑综合的结果。Altera提供三种“现成的”综合方式，可以为多种逻辑综合选择指定位置。可选择缺省方式，以设置缺省的综合选择；可以建立定制方式；还可以在被选择的逻辑功能上指定一些单独的综合选择。综合选择可以是面向特定器件系列专门设置的，以发挥器件结构的优势。很多先进的逻辑选择可以进一步扩展设计者对逻辑综合施加影响的能力。 Compiler 的Fitter（试配）模块应用试探法把经过综合的设计最恰当地用一个或多个器件实现。这种自动试配功能使设计者得以从冗长与布线工作中解脱出来。Fitter生成报告文件（Report File）（.rpf），该文件展示设计的具体实现以及器件中没使用的资料。 3.3、定时驱动的编译 Compiler（编译程序）可以实现用户指定的定时要求，例如，传播延时（tpD）、时钟到输出的延时（TCO）、建立时间（TSU）和时钟频率（FMAX）等。设计者可以为选定的逻辑功能指定定时要求，也可以把设计作为一个整体来指定定时要求。Fitter的报告文件提供详细信息说明设计中的定时要求是如何实现的。 3.4、设计规则检查 MAX＋PLUSⅡCompiler（编译程序）包括有Design Doctor（设计规则检查程序）。该程序检查每个设计文件，因为能够造成系统极可靠性问题，一般只有在设计已成为产品后才暴露出来。用户可以从预先定义的三组设计规则中选择一种，这种规则对设计的检查一个比一个彻底，用户也可以建立自己的一组规则。 设计规则的基础是可靠性，这涉及到含有异步输入、行波时钟、以时钟为基础的多级逻辑、置位与消除的配置及竞争条件等性能的逻辑。指明规则违反的情况，以帮助设计者决定在设计中需要编辑哪些部分。 3.5、多器件划分 如果整个设计不能装入一个器件，Compiler（编译程序）的Partitioner（划分）模块可将设计进行划分以装入同一器件系列的多个器件中。划分时力图使所需器件数目尽可能少，同时要使用于器件之间通信引脚数目最少。Fitter（试配模块）自动将逻辑装入指定的器件。 划分工作可以全部自动进行，可以部分由用户控制，也可以全部由用户控制进行。若设计太大无法装入指定器件，设计者可以指定增加器件的类型和数目。 3.6、工业标准输出格式 MAX＋PLUSⅡCompiler（编译程序）可以建立多种仿真环境里使用的网表。这些网表包含综合后的功能，以及其它标准设计校验工具进行器件级或板级仿真时可以使用定时信息。 以下接口可供使用： EDIF接口 建立EDIF200和290网表。 Verilog接口 建立与Verilog－XL仿真器一起使用的Verilog网表。 VHDL接口 建立与VHDL仿真器一起使用的VHDL网表。 3.7、编程文件的产生 Assembler（装配程序）模块为一个已编译的设计创建一个或多个编程目标文件（.pof）、SRAM目标文件（.sof）和/或JEDEC文件（.jed）。MAX＋PLUSⅡ编程器使用这些文件和标准的Altera硬件对所要求的器件进行编程。使用工业标准的其它编程设备也可对器件编程。此外，MAX＋PLUSⅡ可以产生Intel格式的十六进制（.hex）、Tab-ular文本文件（.ttf）和配置FLEX8000器件使用的串行Bit流文件（.sbf）。
4、设计校验 设计校验过程包括设计仿真和定时分析，使用是测试逻辑操作和设计的内部定时。Altera和各种CAE卖主均可提供设计校验软件。 4.1、仿真 MAX＋PLUSⅡ的仿真器具有灵活性，可以控制对单器件或多器件设计的仿真。仿真器使用编译期间生成的二进制仿真网表进行功能、定时的仿真，或对组合连接的多个器件作为一个设计进行仿真。 可以使用简明的向量输入语言定义输入激励，也可以使用MAX＋PLUSⅡ的波形编辑程序直接画出波形。仿真结果可以在波形编辑器或文本编辑器中看到，也可以作为波形文件或文本文件打印出来。 设计者可以交互式地指定命令，或者通过基于文本的命令文件去完成和种任务，诸如监视设计方案中的毛刺、振荡器和寄存器的建立和保持时间；到达用户定义的条件时，停止仿真；强制触发器为高或低电平；进行功能测试等。如果建立或保持时间、最小脉宽或振荡周期不合要求，Message Processor（信息处理器）就报告出现的问题。然后，设计者就可以使用信息处理器确定这个问题在Waveform Editor（波形编辑器）中发生的时间，并确定该错误在原始设计文件中的位置。 （1）功能仿真 MAX＋PLUSⅡSimulator（仿真器）支持功能仿真，可在对设计方案进行综合之前，测试其逻辑操作，使设计者能迅速知道逻辑上的错误并改正之。MAX＋PLUSⅡ的波形编辑器可显示功能仿真的结果，并且为访问设计（包括组合功能）中所有节点提供便利条件。 （2）定时仿真 在定时仿真里，MAX＋PLUSⅡ的仿真器在设计方案被综合和优化之后，对其进行测试。进行定时仿真的分辨率是0.1ns。 （3）多器件仿真 MAX＋PLUSⅡ可以把来自多个Altera器件的定时和/或功能信息组合起来，这样，设计者可以仿真几个器件在一起的工作。在同一设计中可以使用Altera不同系列的器件。 4.2、定时分析 MAX＋PLUSⅡ的Timing Analyzer（定时分析程序）可以计算到点的器件延时矩阵，确定器件引脚上的建立时间与保持时间要求，还计划最高的时钟频率。MAX＋PLUSⅡ的设计输入工具与Timing Analyzer 集成在一起，这样只需简单地设计中的起点和终端加上标志即可确定最短与最长的传播延时。此外，Message Processor（信息处理器）可以找出Timing Analyzer在设计文件中已证实的关键路径，并在适当的设计编辑器中显示之。 5、器件编程 图3.2.4.4 展示的MAX＋PLUSⅡProgrammer（编程器）使用Compiler生成的编程文件给Altera器件编程。它可以用来对器件编程、校验、试验、检查是否空白以及进行功能测试。编程器硬件包括一块附加的逻辑编程卡（用于PC－AT或兼容机），该卡驱动Altera的主编程部件（MPU－Master Programmer Unit）。MPU要进行连通性检查，以确保编程适配器与器件之间有良好的电接触。通过配套的编程适配器，MPU还支持功能测试，这样为仿真而建立的向量也可以应用于已编程器件，从而校验其功能。 Altera还提供FLEX卸装电缆和FLEX8000编程用的BitBlaster。FLEX8000卸载电缆可以把装在MPU上的任何配置EPROM编程适配器与样板系统中的一个FLEX8000相连。BitBlaster串行卸装电缆连接一个标准的RS－232端口，它向系统板上的FLEX8000器件提供配置数据。BitBlaster使PC和工作站用户能够独立地配置FLEX8000器件，而不需要MAX＋PLUSⅡ编程器或任何其它编