文章目录
- 提高工作频率的本质
- 电路延迟
- 常用技术
- 降低功耗
- 题目
提高工作频率的本质
电路延迟
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电路延迟主要包括三个：
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走线延迟： 1.加入时钟约束(一般加5%裕量比较合适) 2.尽量接近相关逻辑布线，以减少布线延迟。
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组合逻辑延迟： 1.切割组合逻辑减少LUT级联，当输出判断条件大于四个输入时，通常使用更多LUT级联的方式会引入更多的延迟，所以要尽量减少输入条件，让级联LUT也减少了。流水线技术常用于切割组合逻辑，通过在各级之间插入寄存器来实现，从而减少各级之间的组合逻辑。 2.移除计数器FSM。当我们设计状态机时，有时我们会把计数器作为判断条件，但输入通常是四个输入，计数器的值很大，比如11100，所以我们需要LUT所以我们在这里把计数器写在状态机外面。 3.当状态机中有几十种状态时，也可以切割，在某种状态下可以跳转到新的小状态机。
提高时钟频率最有效的方法是避免大组合逻辑(尽量满足四输入条件，减少LUT等级数)。
常用技术
通过加约束、装配线技术和切割状态来提高工作频率。
降低功耗
了解各种功耗
低功耗，简单来说-减少0和1的翻转。
题目
题目1：
A 组合逻辑拆分 B 减少不必要的寄存器复位
C ram/fifo输出寄存 D减少信号扇数量
分析：组合逻辑拆分和减少信号扇数量可以减少组合逻辑延迟。 扇出：FPGA扇出是输出端连接/驱动的后级资源的数量，如驱动10个LUT查找表；
题目2：
A.Pipeline能提高吞吐率
B.Pipeline可以减少单个任务latency
C.Pipeline时钟频率可以提高
D.Pipeline流水线需要切割，设计时流水线需要平衡，以保证时间顺序的接近
题目3：
A:门级电路功耗优化
B:多阈值电压
C:门控时钟电路
D:操作数分离
E:多个电源电压
CMOS管功耗 = 动态功耗 静态功耗 静态功耗：时钟不工作所需的功耗
题目4：
A 静态模块级Clock Gating
B Memory Shut Down
C Power Gating
D 大幅度提高HVT比例
A：由于峰值损失通常发生在时钟翻转的瞬间，A选项是添加时钟门控制，当我们不需要时钟翻转时可以关闭。 B：当不被访问时，关闭存储器是为了降低静态功耗。 C：电源门控制，即当模块不工作时，关闭电源，模块睡眠，工作时启动电源，也属于降低静态功耗。 D：采用高阈值电压的晶体管，增加阈值电压的效果是降低亚阈值泄漏电流，降低静态功耗。 这个问题有争议。从两个角度来看，答案是不同的。我认为A是正确的。这里暂时选择A。
题目5：
A 不访问SRAM时钟关闭
B 不访问SRAM地址线不翻转
C 不访问SRAM写数据线不翻转
D 不访问SRAM时，将其Power down
D：首先对于SRAM来说，它属于静态随机存取存储器，静态是指只要通电，数据即可保持，当断电的时候，数据丢失。因此D选项不能作为降低损耗的方法。 . A：电容充电、工作电压和时钟频率是影响动态功耗的主要变量。SRAM不工作时，关闭控制SRAM的时钟，SDRAM数据不会丢失，可以减少动态损失。 . BC：不访问SRAM当地址线和写数据线不翻转时，相当于减少CMOS因此，管道的翻转可以减少动态损失。
题目6：
A:低温，低电压
B:低温，高电压 （CPU 液氮 加压 可实现超频)
C:温度高，电压低
D:高温，高电压
题目7：
首先掌握降低功耗的知识。
clock gating：时钟门控制是降低功耗的一种简单有效的方法。 . 时钟门控制的好处：时钟门控制通过组合逻辑门生成时钟，可以实现开关，因此可以关闭暂时不使用的时钟，避免无用时钟翻转造成的功耗。从而降低功耗。 . 实现方法：设置一个en信号，让clock和en信号和操作。
题目8：
A. 装配线设计将消耗更多的组合逻辑资源.
C. 流水线设计的理念是用面积换速.
D. 插入关键路径的装配线可以提高系统的时钟频率.
题目9：
A. 工作模式. B. 频率. C. 负载. D. 电压.
题目10：
A. 采用更先进技术的工艺库.
B. 在这条path插入寄存器.
C. 将部分组合逻辑电路转移到前级path上.
D. 降低时钟频率.
解析：B是流水线技术
题目11：
A. 资源共享. B. 优化关键路径. C. 流水线. D. 串行化.
题目12：[NVIDIA]
解题： 首先，功耗主要是由高低电平翻转引起的。这个问题考察了时钟信号翻转引起的功耗，我们通常通过时钟控制来解决。 时钟门控制使用组合逻辑控制时钟，以便在不使用时钟时关闭时钟。 如下图所示，加入en我们可以根据信号进行和操作en控制时钟信号的信号。
题目13：
A. Increase Operation Voltage.
B. Increase scan shift clock frequency.
C. Utilize more scan IOs.
D. Insert gating logic.
解析：增大电压能缩短延时，提高时钟频率，可降低工作时间。扇出越多延时越大，组合逻辑越多延时越大。
题目14：
A、流水线设计——牺牲面积换速度
B、资源共享
C、逻辑优化
D、串行化
A.流水线设计
B.并行化设计
C.资源共享
D.串行化设计
[多选题]低功耗电路实现的方法有（）
B.增加负载电容
D.尽可能提高电路性能
面积优化：，串行化；
速度优化：，关键路径法，寄存器配平；
A. input transition. B. input load. C. output transition. D. output load.
D CMOS集成电路低功耗：降频； 降压；多电压；多阈值；门控时钟；
D 中的 Low VT libaray，低阈值库，漏电流大，运算速度快，静态功耗大