分压电路实际上是电阻串联电路，它具有以下特点：

1. 各电阻的电流是相同的电流，即各电阻中的电流是相等的： I = I 1 = I 2 = I 3 I = I_{1} = I_{2} = I_{3} I=I1=I2=I3
2. 在串联电路中，电阻大的导体两端电压大，电压分布与导体电阻成正比。因此，导体串联具有分压作用。总电压等于各电阻上的电压降之和： V = V 1 V 2 V 3 V= V_{1} V_{2} V_{3} V=V1/span>​+V2​+V3​
3. 总电阻等于各电阻之和： R ＝ R 1 + R 2 + R 3 R＝R_{1}+R_{2}+R_{3} R＝R1​+R2​+R3​

比较经典的举例就是DC/DC或者LDO电路。比如MP2315数据手册中推荐的电路如下图所示：

一般说法是上拉增大电流，下拉电阻是用来吸收电流。

上拉电阻： 将一个不确定的信号（高或低电平），通过一个电阻与电源VCC相连，固定在高电平。

下拉电阻： 将一个不确定的信号（高或低电平），通过一个电阻与地GND相连，固定在低电平。

当 TTL 电路驱动 COMS 电路时，如果 TTL 电路输出的高电平（一般为 2.4V）低于 COMS 电路的最低高电平（一般为 3.5V），这时就需要在 TTL 的输出端接上拉电阻，以提高输出高电平的值（提高到 5V），使 CMOS 有效识别。

电阻R越小，上拉能力越大，但是会增大TTL端的饱和压降，导致TTL输出的低电平很高； 电阻R太大，会延缓TTL输出的上升沿。

采用 OC 和 OD 门结构的，都需要添加上拉电阻，下图 I2C 是 OD 结构，SDA 和 SCL 信号上都需要加上拉电阻，不加上拉电阻，OC 和 OD 是无法输出高电平的。

对于低电平中断触发电路来说，一般在 MCU 的检测端会加一个上拉电阻，当 INT 低电平到来时，MCU_INT_DET 会变为低电平，触发中断。

R1太大，MCU_INT_DET 的上升沿越慢； R1太小，有可能造成灌电流过大，导致MCU管脚烧坏。

如 LDO 电路，高电平使能时，一般会在使能脚 CE 加上拉电阻到 VIN，达到上电 LDO 就有输出的效果。

对于 R1，一般芯片的 SPEC 会给出，最常见的是 10K 和 100K，那你说 47K 行不行，当然也行，要看 LDO CE 管脚的灌电流能力，也就是 5V 加在 R1 上的电流需要小于 CE 管脚最大灌电流，如果太大，CE 脚可能会烧毁。

有的 LDO 电路中，也会加 R4 下拉电阻，叫假负载，LDO 关闭时，用于快速泄放 C6 上的电压，这和电路的使用场景有相关。加 R4 的坏处是，在正常工作时，会增加 I = 3.3 / R 4 I=3.3/R_{4} I=3.3/R4​的耗流，再说一句，现在也有带自放电功能的 LDO，带自放电和不带自放电，有利有弊。

对于 R4，阻值越小，放电越快，但是正常工作时，增加的耗流会越大。

3. 为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。
4. 在 COMS 芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，来提供泄荷的通路。
5. 芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。
6. 提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。
7. 长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。

• 从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。
• 从确保足够的驱动电流考虑应当足够小；电阻小，电流大。
• 对于高速电路，过大的上拉电阻可能边沿变平缓。

综合考虑，通常在1K到10K之间选取。对于下拉电阻也有类型道理。

由电阻器组成的阻抗匹配衰减器，它接在特性阻抗不同的两个网络中间，可以起到匹配阻抗的作用。 匹配器中电阻器的阻值可由下式确定： R 1 = Z 1 ( Z 1 − Z 2 ) R1 = \sqrt{Z_{1}(Z_{1}-Z_{2})} R1=Z1​(Z1​−Z2​) ​ R 2 = Z 1 / ( Z 1 − Z 2 ) R2 = \sqrt{Z_{1}/(Z_{1}-Z_{2})} R2=Z1​/(Z1​−Z2​) ​ 即式中，Z1 和 Z2 为网络1和网络2的阻抗，它们分别为 300Ω 和 75Ω。将它们代入上面两个公式中，则求得 R1=259.8Ω，R2=86.6Ω。

阻抗匹配：严格来讲，当高速电路中，信号再传输介质上的传输时间大于信号上升沿或者下降沿的1/4时，该传输介质就需要阻抗匹配。

• 源端阻抗：一般传输线的阻抗为50Ω左右，而TTL电路输出电阻大概为13Ω左右，在源端串联一个33Ω的电阻，13+33=46Ω大致和50Ω相当，这样就可以抑制从终端反射回来的信号再次反射。 需要说明的是，匹配电阻不一定都是33欧，从几Ω到几十Ω都有，具体试情况而定。

• 终端阻抗：若信号接收端的输入阻抗很大，可以并接一个51Ω的电阻，电阻另一端接参考地，以抑制信号终端反射。信号接收端接串阻，那只能是终端输入阻抗小于50Ω。但IC设计时，考虑到接收能量，不会将接收端的输入阻抗设计的小。这也是为什么驱动器端加串阻，而接收端一般不加串阻的原因，终端开路的情况下反射系数为1。

• 阻抗匹配电阻在接口防护范围还有一个重要作用就是防止ESD。 比如USB等

在一些芯片的电源管脚，采用LC滤波，有时会在L之后串联一个几欧姆的电阻，电阻起到全频段滤波的作用，还有一个作用就是降低电路的品质因数Q，Q定义为回路发生谐振时，储存能量与一周期内消耗能量之比。Q=（LC）^1/2 / R。

1. 在储能电路中，Q值越大意味着损耗小，虑除其他频带信号的能力越强，希望Q越大越好；

2. 在电源或信号线路中，Q越大，通频带内特性曲线越陡峭，越容易引发振铃，信号越容易失真。希望Q越小越好；

其实在实际应用中，利用电阻进行全带宽滤波的应用非常多。其次串接电阻也可解决针对信号的上升沿下降沿产生的过冲、抖动等，比如音频的I2S信号中，串接33欧姆出现上冲，更换为50欧姆明显上冲小了很多！！

RC电路的是电阻和电容一起使用的。 直接给出RC电路的全响应计算公式：

0欧姆电阻并不是真正的无阻值，一般阻值 r ≤ 50 m Ω r≤50mΩ r≤50mΩ，一般有 20mΩ、30mΩ 和 50mΩ 三个等级，根据下面公式可以算出电流 i i i； p = i 2 ∗ r p = i^2 * r p=i2∗r 以0欧姆 r = 50 m Ω r=50mΩ r=50mΩ，通过计算yageo常见封装0Ω电阻的过电流大小如下，仅供参考；

在yageo的规格书中，各封装对应的额定电流是：0.5A（0201）、1A（0402/0603）、2A（0805/1206/1210）。