相当于两个时钟。spi一个简单的时钟信号不能同时锁定上升和下降的边缘，只能锁定一个边缘。也就是说，一个边缘触发，另一个是电平触发
1、前言
DDR的全称为Double Data Rate SDRAM，双倍速率的SDRAM，SDRAM在一个CLK周期传输一次数据，DDR在一个CLK周期传输两个数据，分别在上升和下降的边缘传输一个数据，这个概念被称为预取，在描述中DDR一般使用速度MT/S单位，每秒传输多少兆次数据？
2、DDR结构框图
以Micro的DDR3L芯片MT41K256M16进行结构框图的介绍，该芯片是一款512MB的DDR3L内存芯片，框图如下：
简要介绍上述框架图的各个标号：
（1）控制线
ODT：片上终端使能，ODT电影中使能和禁止终端电阻；
ZQ：输出驱动准确的外部参考引脚应外接RZQ电阻到VSSQ，一般接地；
RESET：芯片复位引脚，低电平有效；
CKE：时钟可以引脚；
A12：A12是地址引脚，称为地址引脚BC引脚，有另一个功能，A12会在READ和WRITE决定在命令期间采样burst chop是否会被执行；
CK,CK#：时钟信号线，DDR3时钟线为差分时钟线，控制信号和地址信号将在CK的上升沿和CK#下降沿交叉采集；但数据在一个周期的上升和下降沿传输(一个时钟周期有两个相反的交叉)，
CS#：片选信号，低电平有效；
RAS#：选择行地址的通信号；
CAS#:列地址选择通信号；
WE#使能信号。
（2）地址线
A[14:0]：A0~A根据是15条地址线MT41K256M16框图有15行地址线A0~A地址线14和10A0~A9.重用行地址线和列地址线DDR3L芯片中1个Bank的大小为2^15*2^10*2=32MB*2=64MB，总共有8个Bank，该DDR3L的RAM大小为64MB*8=512MB。
（3）Bank选择线
BA[2:0]：BA0~BA2为Bank先选，由2^3=总共可以有8个Bank。
（4）Bank区域
8个Bank区域，DDR3一般有8个Bank区域。
（5）数据线
DQ[15:0]：DQ0~DQ15是16条数据线DDR3L宽度为16位。
(6)数据选通引脚
LDQS,LDQS#：LDQS和LDQS#是数据选通引脚，对应低字节DQ0~DQ7.读的时候是输出，写的时候是输入；
UDQS,UDQS#：UDQS和UDQS#是数据选通引脚，对应高字节DQ8~DQ读的时候是输出，写的时候是输入。
(7)数据输入屏蔽引脚
LDM/UDM：编写数据输入屏蔽引脚。
3、DDR一些关键时间参数
DDR一些关键时间参数：
(1)传输速率
如1066MT/S、1600MT/S等等，参数决定了DDR最高数据传输率。
（2）tRCD参数
tRCD的全称为RAS-to-CAS Delay，行搜址到列搜址只有延迟。DDR先进行搜址流程Bank地址，然后指定行地址，最后指定列地址，确定除最终搜索地址外的单元，Bank同时发出地址和行地址，称为"行激活"，行激活后，发送列地址和具体操作命令，同时发送，表示列寻址。行激活到读写命令发出的时间间隔是tRCD，如下：
一般会给出数据手册tRCD例如，时间参数MT41K256M16数据手册如下：
（3）CL参数
从存储单元到内存芯片传输将被触发，从存储单元到内存芯片IO界面需要一段时间，这段时间是CL（CAS Latency），潜伏期选择列地址，如下：
（4）AL参数
AL（Additive Latency）参数是为了保证足够的时钟周期，AL CL组成了RL（Read Latency），加入AL参数后的阅读顺序如下：
（5）tRC参数
tRC是两个ACTIVE命令，或者ACTIVE命令到REFRESH命令之前的周期，DDR数据手册会给出这个值。
（6）tRAS参数
tRAS是ACTIVE命令到PRECHARGE命令之间的最小时间。
参考链接：
http://t.zoukankan.com/Cqlismy-p-11965334.html
DDR技术简介 - 知乎
http://www.360doc.com/content/17/0628/10/43885509_667136417.shtml
发布于 2022-02-10 06:12
上一篇文章的问题问了DDRX与前一代相比，关键技术的突破在哪里？虽然没有人回答得完全正确，但这也是正常的，因为用几句话说清楚并不容易，所以我们应该通过文章向您介绍这些关键技术。
差分时钟是DDR一个重要而必要的设计，但每个人都是对的CK#（CKN）很少有人知道它的作用。许多人把它理解为第二个触发时钟。事实上，它的真正作用是触发时钟校准。 因为数据在CK上下边缘触发，导致传输周期缩短一半，因此必须保证传输周期的稳定性，以确保数据的正确传输，这需要CK精确控制上下边间距。但由于温度、电阻性能的变化等原因，CK与之相反的是，上下边缘间距可能会发生变化CK#（CKN）起到纠正的作用（CK上升快下降慢，CK#上升慢下降快)，如下图所示。
图一 差分时钟示意图
就像时钟信号一样，DQS也是DDR其重要功能主要用于在一个时钟周期内准确区分每个传输周期，方便接收方准确接收数据。每一颗8bit DRAM有一个芯片DQS信号线，它是双向的，在写入时它用来传送由主控芯片发来的DQS读取时，信号由DRAM芯片生成DQS发送到主控。完全可以说，它就是数据的同步信号。 在读取时，DQS与数据信号同时生成CK与CK#交叉点)。而DDR内存中的CL也就是从CAS发出到DQS数据真正出现在生成的间隔中I/O相对于总线DQS触发时间间隔称为tAC。实际上，DQS在生成过程中，芯片内取已经完成。由于预取，实际数据可能会提前传输DQS发生(数据提前DQS传出）。由于是并行传输，DDR内存对tAC也有一定的要求，对DDR266，tAC允许范围为±0.75ns，对于DDR333，则是±0.7ns，其中CL包含一段DQS的导入期。 DQS 读取时与数据同步传输，接收时也是DQS上下边缘为准吗？不，如果以DQS的上下沿区分数据周期的危险很大。由于芯片有预操作，输出同步难以控制，只能限制在一定的时间范围内，数据在每个范围内I/O端口的出现时间可能快也可能慢，会与DQS有一定的间隔，这就是为什么tAC原因。在接收方面，一切都必须同步接收，而不是tAC等等差。这样在写入时，DRAM芯片不再自己生成DQS，从发送方传来的DQS为基准，并相应延迟一定时间DQS中间是数据周期的选择分割点(读取时分割点为上下边缘)，从这里分隔两个传输周期。这样做的好处是，即使发送时不同步，每个数据信号也会有一个逻辑电平维护周期，因为DQS数据接收触发的准确性无疑是最高的，如下图2所示。
图二 数据时序
不是DDR独一无二，但对DDR也是比较重要的技术，所以一起介绍一下。 为了屏蔽不必要的数据，人们使用数据掩码（Data I/O Mask，简称DQM）技术。通过DQM，内存可以控制I/O端口取消了哪些输出或输入数据。这里需要强调的是，当阅读时，被屏蔽的数据仍然会从存储器中传输，在掩码逻辑单元中被屏蔽。 DQM由主控芯片控制，准确屏蔽一个P-Bank位宽中的每个字节，每个64bit8个位宽数据DQM信号线，每个信号针对一个字节。这样，对于4bit位宽芯片，两个芯片共用一个DQM 8.信号线bit位宽芯片，一个芯片占用一个DQM16.信号bit位宽芯片需要两个DQM引脚。SDRAM 官方规定，阅读时DQM两个时钟周期后生效，写入时，DQM它立即生效，如下图3和4所示，读取和写入时突发周期的第二笔数据被取消。
图三 读取时数据掩码操作
图四 写入时，>
所以DQM信号的作用就是对于突发写入，如果其中有不想存入的数据，就可以运用DQM信号进行屏蔽。DQM信号和数据信号同时发出，接收方在DQS的上升与下降沿来判断DQM的状态，如果DQM为高电平，那么之前从DQS中部选取的数据就被屏蔽了。 有人可能会觉得，DQM是输入信号，意味着DRAM芯片不能发出DQM信号给主控芯片作为屏蔽读取数据的参考。其实，该读哪个数据也是由主控芯片决定的，所以DRAM芯片也无需参与主控芯片的工作，哪个数据是有用的就留给主控芯片自己去选择。
差分时钟、DQS与DQM - DDRx的关键技术介绍(中)
差分时钟、DQS与DQM - DDRx的关键技术介绍（下）