地图设计培训资料
第四部分:版图设计艺术 4.2 寄生电容 4) 在特定的越高，最小宽度越大。 M离衬底最近，单位面积电容越大。M4.走供电总线，M3用作二次供电，如下图所示M寄生电容最小。 根据设计要求选择最小寄生电容层 当层次离衬底越来越远时单位面积的电容越来越小，但最小宽度却在增大。 * 技术中心内部信息 第四部分:版图设计艺术 4.2 寄生电容 4.2.1 减少寄生电容的方法 寄生电容=金属线宽×金属长度×单位面积电容 1)敏感信号线尽量短 2)选择高层金属布线 最高层金属，离衬底最远，单位面积电容最小 3)敏感信号远离彼此 4)不宜长距离一起走线 5)尽量不要在电路模块上走线 6)绕过敏感节点 * 技术中心内部信息 第四部分:版图设计艺术 4.3 寄生电阻 1)每条金属线都有寄生电阻(0以上).5mA要注意它的线宽，drop的影响) 2)如下图所示希望这条电线能承载1毫安的电流，最小金属宽度为2um，当电流流过这条长线时，上面的压降是多少？电路要求10mv的电压降？电路要求10mv电压降？如何改进？ 2.1)IR Drop一般不超过10mv，这意味着导线增加了5倍。 3)电源布线时要特别注意 金属层每方块50毫欧=0.05欧 长/宽=方块数 * 技术中心内部信息 第四部分:版图设计艺术 整条导线的尺寸可根据19m安的总电流确定。对 这条导线使用每微米00.5毫安，所需的导线宽度为38微米。(总电流安培数除以每微米安培数19/0.5) 沿整条路径都布置很粗的供电方案 沿线路径逐渐变细，节省面积 * 技术中心内部信息 第四部分:版图设计艺术 4.3 寄生电阻 4.3.1 降低寄生电阻 寄生电阻＝(金属长度/金属宽度)×方块电阻 1)增加金属线宽，减少金属长度 2)如果金属线太宽，几层金属可以并联走线 M1M2M三层金属并联布线，总寄生电阻降低1/3 * 技术中心内部信息 第四部分:版图设计艺术 4.4 减小CMOS装置寄生效应 裂开晶体管，用多个手指(finger)并联取代 * 技术中心内部信息 第四部分:版图设计艺术 4.5 天线效应 1）天线效应：当工艺干法蚀刻时，晶片表面会积聚电荷。暴露的导体可以收集能损坏薄栅介质的电荷。这种故障机制称为等离子体损伤/天线效应。 2)解决天线效应的方法: 金属跳层 用PN将其电荷引入衬底 * 技术中心内部信息 第四部分:版图设计艺术 4.6 闩锁效应 1. Latch up 是指cmos晶片中, 在电源power VDD和地线GND由于寄生PNP和NPN双极性BJT由相互影响引起的低阻抗通路， 它的存在会使VDD和GND之间产生大电流。 2. Latch up 最容易发生在易受外部干扰的地方I/O电路处, 内部电路偶尔也会发生。 2. Latch up 最容易发生在易受外部干扰的地方I/O电路处, 内部电路偶尔也会发生。 3. 随着IC制造工艺的发展， 封装密度和集成度越来越高Latch up越来越有可能。 4. Latch up 过度电流可能会对芯片造成永久性损坏， Latch up 的防范是IC Layout 最重要的措施之一。 * 技术中心内部信息 第四部分:版图设计艺术 5. Latch up 原理分析(1) CMOS INV与其寄生的BJT截面图 寄生BJT形成SCR的电路模型 BC的增益可以达到数百倍 * 技术中心内部信息 第四部分:版图设计艺术 6. Latch up 原理分析(2) Q1为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)增益可达数百倍；Q二是侧面式NPN BJT，基极为P substrate，到集电极的增益可达数十倍；Rwell是nwell寄生电阻；Rsub是substrate电阻。 上述四元构成可控硅(SCR)当两个电路没有外部干扰而不触发时BJT集电极电流处于截止状态C-B由反向泄漏电流组成，电流增长很小Latch up不会产生。 当其中一个BJT当外部干扰突然增加到一定值时，集电极电流会反馈到另一个值BJT，从而使两个BJT因触发而导通，VDD至GND低抗通路之间形成，Latch up由此产生。 当其中一个BJT当外部干扰突然增加到一定值时，集电极电流会反馈到另一个值BJT，从而使两个BJT触发导通，VDD至GND低抗通路之间形成，Latch up由此产生。 * 技术中心内部信息 第四部分:版图设计艺术 7. 产生在地图上latch up？ 当输出电流较大时； (P至少30-40之间的间距u) 直接接到PAD的MOS管的D端； (将MOS增加管道D端，孔到AA的间距至少2u) 产生clk，开