目录
- 一，引言
- 二，创建Verilog-a Cell
- 三、切换编译器-Gedit
- 四，完成VA编译并生成symbol
- 五，总结
一，引言
??Cadence每个人都应该非常熟悉软件端和后端都离不开模拟测试；但实际上，许多信息不能直接使用Cadence自带库产生的光生电流测试中的光生电流，以及一些物理量信号… ??而VerilogA硬件描述语言可以很好地将物理量建模成电学模型，以实现使用Cadence电学激励产生所需的物理激励。VerilogA基本上是基于基尔霍夫定律，结合流量和位的概念进行分级建模。，并不对VerlogA语法讲解，此可参考官方示例。 ??本文基于CentOS下Cadence示范
二，创建Verilog-a Cell
??打开Cadence软件完成后，在上面菜单栏中Tools中打开Library Manager，如下图所示： 
??在一个Library下创建Cell，即通过File-New-Cell Views打开，此时呈现，注意选择类型VerilogA-Editor，如下图所示，此时创建即为VerilogA文件。
三、切换编译器-Gedit
??许多初学者在这一步会遇到困难，因为Cadence默认打开的Git编译器不能满足编译条件，如下图所示，编译器难以使用和保存。 ??通过更换编译器来解决这种情况。Cadence都自带Gedit编译器，也比较好用，可以满足基本的编译情况，推荐使用。 ??
editor=“gedit” ??切换后再打开.va文件可以正常编译，如下图所示。Save实时保存代码，。
四，完成VA编译并生成symbol
??以三明治加速度传感器为例，如下图所示。编译保存后点击退出，弹出无报错symbol根据需要设置窗口和引脚。 ??从代码中可以看出，该传感器只考虑基本原理，而不考虑时间和温度的便宜特性，因此只有四个输入口，即两个Voltage to Capacitance电压激励板的电压激励和偏置输入。。
??从此可以得到symbol如下所示，文件可在schematic中加载其symbol模拟模拟
五，总结
??本文阐述了编译器切换与VerilogA建模，成功生成symbol如果模拟现象不符合预期，则必须考虑代码逻辑部分