提出了锁环快速锁定方案，在传统锁环的基础上，设置额外的辅助充电模块，该模块可实现输入参考时钟和反馈时钟频率差距，提供滤波器电容充电大电流，退出快速锁定模式，大大缩短锁定时间，基于电路模拟验证方案的可行性和稳定性。
潘鸿泽、王东兴、宋明欣. 一种快速锁定锁相环的方案设计[J].2019年45(11)电子技术应用:47-50.Pan Hongze，Wang Dongxing，Song Mingxin. A design of a fast lock-in phase lock loop[J]. Application of Electronic Technique，2019，45(11)：47-50.
0 引言
锁相环作为集成电路的关键模块，广泛应用于各个领域。锁定时间作为数字电路的心脏，被视为关键指标。典型的锁相环如图1所示，其开环传输函数表示: 其中I cp电荷泵镜像电流，K vco增益压控振荡器，N为分频比，ω lpf为滤波器-3 dB带宽。锁相环的闭环传输函数表示： 将公式(2)分类为标准二级系统传输函数: 对闭环系统的输入施加X(s)=1/s获得阶跃信号时，输出信号： 拉普拉斯反变换对式(6)得到系统欠阻尼(0)1 方案原理快速锁定
本文实现快速锁定的方案如图2所示。辅助充电模块设置在典型的锁相环中，由模式识别逻辑电路、电流源和开关组成。模式识别逻辑电路的功能是：当参考时钟与反馈时钟频率相差较大时，控制开关关闭，使电流源充电滤波器中的电容，进入快速锁定模式；当参考时钟与反馈时钟频率相似时，控制开关断开，关闭电流源输出通道，退出快速锁定模式。 因此，减小锁定时间的关键问题转化为：如何分辨参考时钟与反馈时钟的频率差距，并转化为电路的实现方式。由于振荡器控制信号，当锁相环开始启动时，振荡器处于振动阶段(Vcont)低电压，反馈时钟(clk_fb)频率相对较慢，其频率和参考时钟信号(clk_ref)频率差异很大，如图3所示，参考时钟信号在每个反馈时钟信号周期中经历了多个周期。因此，参考每个反馈时钟周期中时钟经历的周期数可以作为区分快速锁定模式的基础。本设计中的周期值为2，即在每个反馈时钟周期间隔内，如果检测到两个或两个以上的参考时钟周期，则确定进入快速锁定模式。如果检测到小于两个参考时钟周期，则退出快速锁定模式。仅依靠传统的电荷泵对滤波器中的电容器进行充电，直到锁相环达到锁定状态。2 实现和模拟方案
模式识别逻辑电路如图4所示，该电路由一个二选一数据选择器实现(Mux2)二位二进制计数器(Counter其内部信号描述为：A以B为数据选择器的待选信号，s选择控制信号，rst对于计数器的异步复位信号，clk计数器的时钟信号，A1与A0分别是计数器的高低输出。 此时，序列电路的波形图如图5所示。每个反馈时钟的上升边缘将执行异步复位功能，计数器输出A1A0=2′b此时低电位A1信号会使clk_ref通过数据选择器控制信号开始计数。当计数器输出达到2时′b10点，高电位A1信号改变了数据选择器的输出，在下一个输出被复位之前，计数器不再计数并保持当前的输出状态。当反馈时钟足够频繁时，每个反馈时钟周期中无法检测到两个参考时钟周期，A将始终保持低电位。故可将A1信号作为控制开关的信号(en)。 图4中的计数器RTL如图6所示，由不同或门和反相器组成的次态逻辑是A1A0(次态)=A1A0 1.为了实现计数功能，如果有最高位置，则溢出。 上述模式识别逻辑电路存在缺点。当参考时钟与反馈时钟频率差异较大时，每次复位后en信号保持两个参考时钟周期的低电位，开关断开，时间没有得到有效利用。解决这个问题的方法如图7所示，在输出处连接一个D触发器，先锁定前一个周期获得的高信号，再进行复位操作。使用缓冲器，以确保锁和复位的顺序(Buffer)。 图7改进的模式识别逻辑电路的实际模拟结果如图8所示。当两个信号频率相似时，由于相位差异，反馈时钟周期中可能有两个参考时钟的上升边缘，因此当锁定状态接近时，en信号翻转是正常现象。然而，一个值得注意的问题是：在一开始，en信号较低，未进入快速锁定模式。造成这种现象的原因是：由于振荡器在启动过程开始时频率缓慢，分频器输出的第一个上升沿过于缓慢，D触发器依靠上升沿锁定高信号，因此在开始时间内en信号保持低，未能进入快速锁定模式。 如图9所示，可以通过在时域内增加窗口来解决上述问题。(a)中的阶跃(step)信号与图9(b)中的en_pre信号进行逻辑处理，得到图9(c)中的en执行此逻辑的信号真值表如表1所示。 最简单的逻辑表达式是： 如图10所示，进一步改进的模式识别器增加了反相器和非门的逻辑功能。锁相环刚开始时，step无论如何，信号都很低en_pre为什么信号值，en一切都保持在高度，直接进入快速锁定模式，当step振荡器已经建立了一段时间，荡器已经建立了一段时间en信号的逻辑值和en_pre信号相同。 图10中有三个级联的四分频器(Div在由数据选择器组成的反馈环路中，step信号最初为低电位，使得clk_ref当分频器通过数据选择器开始翻转并控制时step当信号达到高电位时，切换数据选择器的输入，使分频器不再工作。通过这种方式，控制分频比可以上升位置的阶跃信号。分频取决于具体情况(例如，本设计的参考时钟周期为50 ns，经过64分频后得到3 μs左右低电平窗，足以覆盖图8中信号的低电位时段)。如图11所示，进一步改进的模式识别逻辑电路模拟结果，Vcont_normal与Vcont_fast在相同滤波器的条件下，普通锁相环路和锁相环路的振荡器控制信号分别代表。滤波器参数分别为：C 1=120 pF，C 2=25 pF，R 1=15 kΩ。指定环路带宽时ω c与相位裕度φ c以下公式给出滤波器参数 [6]：模拟结果表明，本文提出的传统环路和加速环路的锁定时间分别为61 μs与15 μs，因此，通过调整充电电流，锁定时间可以大大降低，进一步改善锁定时间。
3 结论
在传统锁相环的基础上，引入了辅助充电模块，通过不断优化模式识别逻辑电路结构，缩短了锁定时间，无需改变普通锁相环的参数。模拟结果表明，与传统的典型锁相环相比，在相同的滤波器参数下，锁相时间降低了约75%，仍有改进空间。该方案可用于大多数电荷泵锁相环的设计。[1] AMOURAH M，KRISHNEGOWDA S，WHATELY M.A novel OTA-based fast lock PLL[C].Proceedings of the IEEE 2013 Custom Integrated Circuits Conference，2013：1-4.
[2] AMOURAH M，WHATELY M.A novel switched-capacitor-filter based low-area and fast-locking PLL[C].2015 IEEE Custom Integrated Circuits Conference(CICC)，2015：1-6.
[3] ABEDI M，HASANI J Y.A fast locking phase-locked loop with low reference spur[C].Iranian Conference on Electrical Engineering(ICEE)，2018：92-97.
[4] 但慧明、柴旭朝、于宗光等.动态鉴频相器用于锁相环快速锁定[J].2010年40年微电子学:653-656.
[5] 李平，韦雪明.低抖动自偏置锁相环设计，可快速锁定[J].2011、41(2)微电子学:185-188.
[6] 姜梅、刘三清、李乃平等.无源滤波器用于设计电荷泵锁相环[J].2003(4)微电子学.
潘鸿泽1，王东兴1，宋明欣2
(1.哈尔滨理工大学 黑龙江理学院 哈尔滨150080；2.海南大学 海口 570228)
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