选择和应用退耦电容器
pcb设计经验规则：在电路板的电源接入端放置一个 1～10μF过滤低频噪声的电容器；在电路板上每个设备的电源和地线之间放置0.01～0.1μF的电容，滤除高频噪声。首选规则(俗称外国人)Rule of Thumb）。做电路的人都知道芯片附近需要放一些小电容器。至于放多少电容器？放多少？怎么放？ 两个常用的简单概念。 什么是旁路？旁路（Bypass），指为信号中的一些有害部件提供低阻抗的通道。电源中的高频干扰是一种典型的无用成分，在进入目标芯片之前需要提前干燥，通常我们使用电容器来实现这一目标。目的电容是所谓的旁路电容（Bypass Capacitor）,它利用电容器的频率阻抗特性（理想电容器的频率特性随频率的增加而降低）。可以看出，旁路电容器主要用于高频干扰（高度相对，一般认为20MHz以上为高频干扰，20MHz以下是低频纹波)。 什么是退耦？退耦（Decouple），多级电路中最早采取的措施是确保前后级间信号传输不影响各级静态工作点。电源中的解耦表示，当芯片内部的开关动作或输出发生变化时，需要立即从电源线上提取更大的电流，这可能会导致电源线上的电压降低，从而干扰自身和其他设备。为了减少这种干扰，需要在芯片附近设置一个储电的小水池，以提供这种瞬时的大电流能力。 旁路和退耦都是为了降低电源噪声。旁路主要是为了减少电源噪声对设备本身的干扰（自我保护）；解耦是为了减少设备产生的噪声对电源的干扰（家庭丑陋）。有人说退耦是针对低频的，旁路是针对高频的。我认为这是不准确的。高速芯片的内部开关操作可能高达GHz，因此，对电源线的干扰显然不属于低频范围，因此目的的解耦电容器也需要具有良好的高频特性。在本文的下面讨论中，无论噪声的来源如何，都没有刻意区分解耦和旁路。 在简说明旁路和退耦后，我们来看看芯片在工作时是如何干扰电源线的。我们建立了一个简单的IO Buffer图腾柱用于输出模型IO驱动电路由两个互补驱动MOS由管道组成的输出级驱动具有串联源匹配电阻的传输线(传输线阻抗为Z0）。
为了制作纯文档格式，尽量使用文本描述，而不是图片，这给理解带来了一些困难，读者笑了。设置电源引脚和地引脚的封装电感和引线电感之和分别为： Lv和Lg。两个互补的MOS管（接地的NMOS和接电源的PMOS）简单用作开关。假设传输线上各点的电压和电流在初始时间为零，当设备需要从电源管脚吸收电流时，驱动传输线在某一时间为高电平。在时间T1，使PMOS管导通，电流从 PCB板上的VCC流入，流经包装电感Lv，跨越PMOS管道，串联终端电阻，然后流入传输线，输出电流范围为VCC/（2×Z0）。在传输线网络上，电流继续完全返回（Round-Trip）时间，在时间T2结束。之后，整个传输线充满电荷，无需额外流入电流维持。当电流瞬间涌过封装电感时， Lv当芯片内的电源提供点产生电压降低的干扰时。电源中的扰动称为同步开关噪声（SSN，Simultaneous Switching Noise；SSO，Simultaneous Switching Output Noise）或Delta I噪声。 在时间T3，关闭PMOS在此之前，管道不会产生脉冲噪声PMOS管道一直打开，没有电流。同时打开NMOS此时，传输线、地平面、封装电感Lg以及NMOS管道形成一回路，瞬时电流通过开关B，这样，参考电平点在芯片内部的地结点被抬高干扰。该扰动在电源系统中被称为地弹噪声（Ground Bounce，我个人读着地tan）。 芯片引脚存在于实际电源系统中，PCB任何、电源层、底层等任何互联线都有一定的电感值，所以上面是IC级分析的SSN以及地弹噪声Board Level以同样的方式存在，而不仅仅局限于芯片内部。就整个电源分布系统而言，（Power Distribute System）这就是所谓的电源电压坍塌噪声。由于芯片输出开关操作和芯片内部操作，需要立即从电源中提取大电流，电源特性不能快速响应电流变化，高速开关电源开关频率仅为MHz量级。为了保证芯片附近电源线上的电压不至于因为SSN地弹噪声降低超过设备手册规定的容量，需要在芯片附近为高速电流需求提供储能电容，即所需的退耦电容。 如果电容器是理想的电容器，选择的电容器越大越好，因为电容器越大，瞬时供电能力越强，电源轨道坍塌值越低，电压值越稳定。然而，由于材料、包装等方面的影响，实际电容器并不是理想的设备，具有电感、电阻等附加特性；特别是在高频环境中，更像是电感的电气特性。众所周知，实际电容的模型只是用电容、电阻和电感建立的。除电容C外，还包括以下寄生参数： 1.等效串联电阻ESR（Resr）：电容器的等效串联电阻由电容器的引脚电阻和电容器两个极板的等效电阻串联而成。当电容器通过大交流电流时，Resr使电容器消耗能量(造成损耗)，因此电容器中常用的损耗因子表示参数。 2.等效串联电感ESL（Lesl）：电容器的等效串联电感由电容器的引脚电感和电容器两个极板的等效电感串联组成。 3.等效并联电阻EPR Rp ：在交流耦合应用、存储应用（如模拟积分器和采样保持器）以及电容器用于高阻抗电路时，通常称为电容器泄漏电阻，Rp理想电容器中的电荷应随外部电流而变化，是一个重要参数。然而实际电容器中的Rp使电荷以RC由时间常数决定的速度缓慢释放。 还是两个参数RDA、CDA 也是电容的分布参数，但在实际应该中影响不大，省略了。因此，有三个重要的电容分布参数：ESR、ESL、EPR。最重要的是ESR、 ESL，在实际分析电容模型时，一般只使用RLC简化模型，即分析电容C、ESR、ESL。由于寄生参数的影响，特别是ESL实际电容的频率特性显示阻抗和频率为V字形曲线，低频随频率增加，电容阻抗降低；当达到最低点时，电容阻抗等于ESR；随后，随着频率的增加，阻抗增加，表现出电感特性(归功于ESL）。因此，不仅要考虑电容的选择，还要考虑其他因素。包括： 1.电容值；2.介质材料；3.电容器的几何尺寸和位置。
所有考虑的出发点都是减少电源地之间的感应阻力（满足电源最大容量阻力）。当瞬时大电流流过电源系统时，不会产生大噪声干扰芯片的电源地引脚。有两种常见的计算电容器的方法： 简单方法：计算输出驱动小由输出驱动的变化计算； 复杂方法：电源系统允许的最大感系统允许的最大感抗计算。 假设一个模型，在一个模型中Vcc＝3.3V的SRAM系统中有36条输出数据线，单个数据线的负载为Cload＝30pF(相当大)，输出驱动需要Tr＝2ns(上升时间)升时间)V驱动到3.3V，芯片数据中规定的电源电压要求为3.3V＋0.3V/-0.165V。 可以看出在SRAM同时从0输出V上升到3.3V当从电源系统中提取的最大电流时，我们选择此时计算所需的解耦容量。我们使用第一种计算方法，单根数据线所需的电流大小为： I＝Cload×（dV/dt）＝30pF×（3V/2ns）=45mA; 36数据线同时翻转时的电流大小为Itot＝45mA×36＝1.62A。芯片允许的电源电压降至0.165V，假设我们允许芯片在电源线上SSN引入的噪声为50mV，所需的电容退耦电容为： C＝I×（dt/dV）＝1.62A×（2ns/50mV）=64nF； 从标准容值表中选择两个34nF电容并联以完成值。正如上面提到的，退耦电容的选择在实践中并不是越大越好，因为电容越大，包装越大，包装越大，可能会引入包装ESL，ESL存在会导致存在IC引脚处的电压抖动（Glitching），这个可以通过V＝L×（di/dt）公式显示，常见贴片电容器的L约为1.5nH，那么V＝1.5nH×（1.62A/2ns）=1.2V，考虑整个Bypass电路等效电感后，在实际电路中glitch 会小于值。根据前人制作的一些模拟和经验数据，退耦电容Glitch与同时驱动的总线数量有很大关系。 因为ESL在高频时，我们感觉到电源线上的电流提供能力，并采用第二种方法再次计算所需的退耦容量。方法是从Board Level考虑单板，即从Bypass Loop电容器的计算和选择具有更现实的意义。当然，需要考虑的因素越多。实际问题的解决总是这样，需要一些妥协和妥协。 同样使用上述假设，电源系统的总感应阻力最大： Xmax＝（dV/dI）＝0.05/1.62=31m欧； 这里需要注意的是，我们引入的去耦电容器是为了去除比电源的去耦电容器未过滤的更高频率的噪声。例如，在电路板级参数中，串联电感约为Lserial＝5nH，那么电源的退耦频率： Fbypass＝Xmax/(2pi×Lserial)＝982KHz，这就是电源本身的滤波频率，当频率高于此频率时，电源电路的退耦电路不起作用，需要引入芯片的退耦电容进行滤波。另外引入另外一个参数——转折点频率Fknee，该频率决定了数字电路中主要的能量分布，高于该频率的分量认为对数字电路的上升沿和下降沿变化没有贡献。在High-Speed Digital Design:A Hand Book of Black Magic这本书的第一章就详细的讨论了该问题，在此不进行详细说明。只是引入其中推倒的公式： Fknee＝（1/2×Tr）＝250MHz，其中Tr＝2ns； 可见Fknee远远大于Fbypass，5nH的串联电感肯定是不行了。那么计算： Ltot＝Xmax/(2pi×Fknee)＝(Xmax×Tr/pi)=19.7pH; 如前面提到的常见的贴片电容的串联电感在1.5nH左右，所需要的电容个数是： N＝（Lserial/Ltot）=76个，另外当频率降到Fbypass的时候，也应该满足板级容抗需要即： Carray=(1/（2pi×Fbypass×Xmax）)＝5.23uF； Celement=Carray/N=69nF; 哇噻，真不是一个小数目啊，这么多啊！如果单板上还有其他器件同时动作，那么需要更多的电容呢!如果布不下，只能选择其他具有更小电感值的电容了。 电容选择上都采用的MLCC的电容进行退耦，常见的MLCC的电容因为介质的不同可以进行不同的分类，可以分成NPO的第一类介质，X7R和Z5V等的第二、三类介质。EIA对第二、三类介质使用三个字母，按照电容值和温度之间关系详细分类为： 第一个数字表示下限类别温度： X：－55度；Y：－30度；Z：＋10度 第二个数字表示上限温度： 4：＋65度；5：＋85度；6：105度；7：125度；8：150度； 第三个数字表示25度容量误差： P：＋10％/-10％；R：＋15％/-15％；S：＋22％/-22％； T：＋22％/-33％；U：＋22％/-56％；V：＋22％/-82％ 例如我们常见的Z5V，表示工作温度是10度～85度，标称容量偏差＋22％/-82％，就这玩意儿我们还大用特用啊。
介质性能好的电容容量做不大，容量大的介质常量不好，生活啊，你怎么总是这么矛盾啊！尤其重要的一点是MLCC电容提供的电容值都是指静电容量，表示电容在很低的电压下测试得到的电容量，当电容的两端的直流电压在不超过电容耐压下加大时电容量将急剧下降，例如在某耐压16V 的MLCC电容的测试数据中有： 0V－－>100%，8V——>86%，12V——>68%，16V——55％。
我就因为没有注意该特性在某电路设计中出现了惨痛的教训。 最后关于电容放置的位置，还得引用前辈们的口头禅：“The rule of thumb is to place the capacitor as close as possible to the IC