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》CK/CK# 全局差分时钟，所有控制和地址输入信号在CK上升沿和CK#下降沿交叉采样，输出数据选择（DQS、DQS#）参考与CK和CK#交叉点。
》CKE为时钟使能信号，使能(高)和禁止(低)内电路和DRAM上的时钟。由DDR3 SDRAM特定电路的使能和禁止由配置和操作模式决定。CKE提供预充电和自刷新操作(全部)Bank都是空的)，或者有效的掉电(在任何地方)Bank内行有效)。CKE与断电状态的进入、退出和自刷新同步。CKE退出刷新退出异步，输入Buffer（除了CKE、CK#、RESET#和ODT）断电期间禁止。输入Buffer（除了CKE和RESET#)自刷新期间禁止。CKE参考值VREFCA。
》CS#是片选信号，使能(低)和禁止(高)命令翻译，大部分CS#当所有命令都被屏蔽时，CS#提供了多Bank系统的Bank选择功能，CS#是命令代码的一部分，CS#参考值为VREFCA。
》ODT片上终端使能。ODT在正常运行中使能(高)和禁止(低)片内终端电阻，ODT仅对以下引脚有效：DQ[7:0]、DQS、DQS#和DM。如果通过LOAD MODE命令禁止,OTD忽略了输入。OTD的参考值是VREFCA。
》BA0、BA1、BA2为BANK用于确定当前命令操作的地址输入BANK有效。BA定义在[2:0]LOAD MODE哪种模式的命令器件（MR0、MR1、MR2）被装载，BA[2:0]参考值为VREFCA.
》A0~A9、A10/AP、A11、A12/BC#、A13为地址总线，为有效命令提供行地址，为读写命令提供列地址和自动预充电位（A为了从某一个Bank在内存阵列中选择一个位置。LOAD MODE命令器件，地址输入提供操作码。地址输入的参考值为VRECA。A12/BC#是模式寄存器(MR)使能时，A12在读写命令期间采样，已决定burst chop(on-the-fly)是否被执行（HIGH=BL8执行burst chop）或者LOW-BC4不执行burst chop。
》RAS#、CAS#、WE#分别为 行 选择、列 选择与 写 能量信号，低电平有效。这三个信号和CS#一起组成DDR命令信号。
》DM为数据 掩码 (屏蔽)信号，写数据时，伴随输入数据DM当信号采样较高时，输入数据被屏蔽。DM但是，DM负载设计成和DQ和DQS脚负荷匹配。DM的参考值是VREFCA。DM可选作为TDQS。
》DQ0~DQ7是数据总线，读写操作时的数据信号通过总线输入或输出。
》RESET#为复位信号，低有效，参考值为VSS。
》DQS、DQS#是数据选择(锁定)信号，双边有效，写数据时输入，信号沿数据中心对齐，读数时输出，信号沿数据边缘对齐。
》TDQS、TDQS#输出信号，选择终端数据，当TDQS使能时，DM禁止，TDQS和TDDS提供终端电阻。
》VDD电源电压1.5V±0.075V。
》VEDO为DQ电源1.5V±0.075V。隔离芯片以降低噪音。
》VREFCA参考电压控制、命令、地址。VREFCA所有时间(包括自刷新)必须保持规定的电压。
》VREFDQ数据参考电压。VREFDQ所有时间(自刷新除外)必须保持规定的电压。
》VSS为地。
》VSSQ为DQ地，为了降低噪声，在芯片上进行了隔离。
》ZQ该引脚应连接240 ohm电阻到VSSQ。
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首先，芯片进入上电，在上电最小为200us平稳电平后，等待500usCKE在此期间，芯片内部开始初始化，与外部时钟无关。在时钟使能信号之前（cke），最小10必须保持ns除此之外，还需要5个时钟周期NOP命令或者Deseect命令出现在CKE的前面。然后DDR3开始了ODT的过程，在复位和CKE有效之前，ODT始终为高阻。在CKE为高后，等待tXPR(最小复位CKE时间)，然后开始从MRS中读取模式寄存器。然后加载MR2、MR3的寄存器，来配置应用设置；然后使能DLL，并且对DLL复位。接着便是启动ZQCL命令，来开始ZQ校准过程。等待校准结束后，DDR3就进入了可以正常操作的状态。对于基本的配置过程，现在就可以结束了。
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》地址线、时钟差分、命令控制线，该组信号较多，布线不一定非要走在同一层
》8根数据高位、1根数据掩码、1对数据锁存差分，共11根线，同一组信号线走同一层。
》8根数据低位、1根数据掩码、1对数据锁存差分，共11根线，同一组信号线走同一层。
备注：同组信号必须走同一层，不同组信号可走不同层。
》电源和地
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>>信号线尽量不走顶层或底层，在焊盘就近打过孔，走中间层，顶层或底层信号走线传输速率相对中间层走线要慢，顶层和底层不走线，便于摆放元器件。
>>打过孔尽量对齐摆放，美观、更有利于线拉通
>>同组信号中，优先拉通差分线，同时给差分线对提前多预留的空间，便于后续做等长。
>>布线满足3W原则，如线宽W = 0.1mm，线与线的中心距离为3W = 0.3mm， 线与线边沿的距离也就是2W = 0.2mm。防止信号间的串扰。
>>单端50 ohm，差分100 ohm。
>>完整的参考平面。
>>不要有其他信号穿插到DDR布线区域。
>>VREF电源线尽量走宽 >=20~30mil。
>>差分对误差尽量控制在5mil。
>>数据线误差尽量控制在+/-20mil
>>地址线误差尽量控制在+/-50mil
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》一个CPU只对一个DDR时，间距大概900~1000mil，如果中间有串阻，范围1000~1300mil。
注意：这个距离不是CPU 中心到DDR中心的距离，而是CPU与DDR相关的焊盘一个大致区域中心到DDR的中心。
》一个CPU对两个DDR时，两个DDR相对CPU摆放时要严格对称（也是相对O点进行对称）。
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》点对点，一个CPU 仅对一个DDR， 只能用点对点的方式布线。
》T型：一个CPU对两个DDR 或4个DDR，线从A点到B点，B点分支分别到C和D点。
》菊花链，一个CPU对两个DDR 或4个DDR，下图线从A点到B点，B点再到C点。
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>>菊花链方式的型号完整性相对好点，一般大品牌走的大多是菊花链。
>>快速的辨别是哪种方式，可以直接查看地址线组。
>>当有两个DDR时，如何判定用T型还是用菊花链，主要看CPU的地址线焊盘的位置。
如果地址线的焊盘在CPU BGA的边缘处，可以考虑用菊花链，如果是靠近中间考虑T型。
如果地址线的焊盘靠近边沿的中间处，可以考虑T型方式。
最容易区分出DDR1/2/3，主要看电源电压。
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