答：信号处理电路是一种复杂的数字操作和数据处理，并具有实时响应要求的电路。它通常由高速数据通道接口和高速算法电路组成。
答：由于一些数字信号处理对时间要求很高，因此高速通用处理器无法在规定时间内完成必要的操作。
通用微处理器芯片是为一般目的设计的。操作步骤必须通过程序编译生成的机器代码指令加载到存储器中，然后在微处理器芯片的控制下，按时钟的节拍逐个取出指令分析指令和执行指令，直到程序结束。
微处理器芯片中的内部总线和计算部件也是为通用目的设计的。即使是为信号处理设计的通用微处理器，由于其通用性，也不可能为特定算法设计一系列特殊的计算电路，其内部总线的宽度也不能随意改变。只有通过改变程序，才能实现这种特殊算法，因此其算法速度有限，因此需要设计特殊的信号处理电路。
答:实时处理系统是具有实时响应的处理系统。
答：因为现代复杂数字逻辑系统的设计是在帮助下设计的EDA(电子设计自动化Electronic Design Automation）工具完成后，需要掌握硬件描述语言，无论握硬件描述语言。
答：不，因为基本算法的描述和验证通常用C语言进行。如果要设计一个特殊的电路来处理速度所需的实时数据，除上述C语言外，还必须编写硬件描述语言程序进行模拟，以确保算法能够在规定的时间内完成，并通过与前端和后端的设备接口正确交换数据。
答:首先C语言灵活，检错功能强，也可以通过PLI编写自己的系统任务，并直接与硬件仿真器结合使用。C语言是世界上应用最广泛的编程语言，因此C程序的设计环境比Verilog HDL另外，更完整，C语言编译环境可靠，语法完整，缺陷少，应用于许多领域。比较起来，Verilog 语言仅用于硬件描述，在其他地方使用不方便。而用Verilog大多数软件，如模拟、综合、检错等，都是商业软件，与C语言相比，缺乏长期大量使用，可靠性差，也存在许多缺陷。因此，只有在C语言的配合下，Verilog更好地发挥作用。C语言与VerilogHDL语言相辅相成，相互使用。也就是说，C语言的完整性应该结合起来Verilog为了更快更好地设计符合性能要求的硬件电路系统，对硬件描述的准确性。
硬件描述语言是一种形式化的的方式描述数字电路和系统的语言。其主要功能是：数字电路系统的设计师可以从上到下（从抽象到具体）逐渐描述自己的设计理念，并使用一系列分层模块来表示极其复杂的数字系统。
符合IEEE标准的硬件描述语言是VerilogHDL和VHDL两种。
它们的共同特点是：可以形式抽象地表达电路的行为和结构；支持逻辑设计的层次和范围描述；简化电路行为描述；电路模拟和验证机制，确保设计的正确性；支持电路描述与实现过程无关；易于文档管理；易于理解和设计重用。
不同点: VerilogHDL它是一种非常容易掌握的硬件描述语言VHDL很难掌握。
硬件描述语言的设计方法需要很短的时间来设计逻辑电路和系统。
优点是：与过程无关。这使得工程师在功能设计和逻辑验证阶段不必考虑门级和过程实现的具体细节，只需使用系统设计中对芯片的要求，并施加不同的约束条件来设计实际电路。
缺点是:需要相应的EDA工具，而EDA在工程中需要进一步提高工具的稳定性。
采用自上而下的设计方法：从系统级别将系统分为基本单元，然后将每个基本单元分为下一级基本单元，直到可以直接使用EDA要实现元件库中的基本元件。
其基本流程主要由两个主要功能部分组成：①设计开发是从编写设计文件开始的→综合布局布线→电路生成这样一系列步骤。②设计验证是进行各种模拟的一系列步骤。如果在模拟过程中发现问题，请返回设计输入进行修改。
编写设计文件；功能仿真；优化布局布线；布线后门级仿真
硬件描述语言的设计与过程无关。这使得工程师在功能设计和逻辑验证阶段设计实际电路，无需考虑门级和过程实现的具体细节。
验证功能后，可综合实现后电路结构总门数5000门以上Verilog HDL模型称为软核。将软核组成的设备称为虚拟设备。功能：大大缩短设计周期，加快复杂电路的设计。
在集成电路行业IP是知识产权( Itellectual Property)的含义。
将可编程门阵列器件放在某景(FPGA)经验证正确的，总门数在5000门以上的电路结构编码文件称为固核。
专用集成电路（ASCI）工艺设备上的经验是正确的，总门数在5000门以上的门电路结构地图掩膜称为硬核。
在工具实现手段和工艺技术尚未确定的逻辑设计阶段，IP 核灵活性大，易于使用EDA工具与其它外部逻辑相结合。与其它外部逻辑相比，固核和硬核的灵活性要差得多。
System Verilog是Verilog语言的扩展和扩展。Verilog适用于系统级、算法级、寄存器级、逻辑级、门级、电路开关级设计。System Verilog更适合可重用的综合性IP可重用验证IP设计和特大型基础IP系统级设计与验证。
程序结构可以描述顺序执行和并行执行 启动时间由延迟表达式或事件表达式明确控制 在其他过程中，通过命名事件激活或停止行为 例如，提供了条件if-else, case 等循环程序结构 任务程序结构提供可带参数和非零延续时间 函数结构提供了可定义的新操作符 构建表达式算术运算符、逻辑运算符、位运算符 Verilog HDL语言作为一种结构化语言，非常适合门级和开关级模型设计 它为组合逻辑提供了一套完整的基本元素 原话提供了双向通路和电阻器件 可建立MOS电荷共享和电荷衰减动态模型 VerilogHDL构造性句子可以准确地建立信号模型
答案同上
有一种语言可以用更抽象的语言来描述电路结构的设计，这种语言适合数字系统的设计。
不能。符合语法和基本规则Verilog通过综合工具，模块可以转换为电路结构。
通过综合工具将行为级描述的模块通过逻辑网表自动转换为门级模块称为综合工具。
用综合器、EDA综合工具。
它产生了由门、门和非门组成的加法器、比较器和其他组合逻辑。生成的模块很容易与某个工艺的基本元件逐一对应，然后通过布局布线工具自动转换为某个工具工艺的电路布线结构。
仿真是对电路模块进行动态的全面测试。通过观测被测试模块的输出信号是否符合要求可以调试和验证逻辑系统的设计和结构准确与否，并发现问题及时修改。
分别为：前仿真，逻辑网表仿真，门级仿真和布线后仿真;
前仿真，逻辑网表仿真，门级仿真可以调试和验证逻辑系统的设计和结构准确与否，并发现问题及时修改。
布线后仿真:分析设计的电路模块的运行是否正常。
用always语句或者forever语句来产生连续的周期性测试模块。
不能，没有initial块，就不知道时钟信号的初始值。
Initial块只执行一次，而always块执行无数次。
由描述接口和描述逻辑功能两部分组成。具体可以参考模块讲解
三种:输出口 output，输入口 input，输入/输出口 inout
因为如果不说明信号的位宽可能会在信号发生改变时发生错误，不容易看出接收到的信号的数据宽度，就很难进行数据的处理。
可以那样说，每个模块都有特定的功能，而功能的实现就必须依靠具体的电路得以实现，端口是信号传递的通道，可以说是功能模块的引脚。
用assign语句声明，用实例元件，用always块。它们出现的顺序不会影响到功能的描述。
用实例元件直接与电路结构有关。
wire型、reg 型、memory型
reg型变量是寄存器型变量，wire 型变量是连线型变量。两者根本性的差别在于reg型变量有个寄存器来存放变量，这个值只有变量发生改变时才会改变否则保证原来的值不变，wire型变量的值不是确定的值。
可以是reg类型的变量。
不能。必须是reg类型的变量，它们表示不一定是实际的寄存器。
参数类型的变量的好处是可以提高程序的可读性和可维护性。
可以用于定义延迟时间和变量宽度
因为逻辑比较时“<=”两边是两个操作数，此时“<=”是双目运算符，而在非阻塞赋值时“<=”的右边是操作数，此时“<=”单目运算符。
不能，实例引用的描述是在门级电路上加以描述的，和严格意义上的电路结构描述还是有点差距的。
用逻辑运算符运算时是两个操作数进行逻辑运算，而按位逻辑运算符运算时是两个操作数对应的每一位进行逻辑运算。逻辑运算符多用于条件的判断，按位逻辑运算符用于信号的运算和检测。
全等（ = = = ）要求两个比较数完全一样，无论高阻还是未知，只要每位完全相同即可
等于（==）只有在两个操作数每位都已知即1或0，在这种前提下两个操作数每位相同结果才为真，如果不是在这个前提那么其结果始终为x
拼接符的作用是把两个或多个信号的某些位拼接起来进行运算操作。因为借助拼接符可以用一个符号名来表示由多位信号组成的复杂信号。其物理意义是将多个信号结合成一个信号。
阻塞和非阻塞赋值的区别在阻塞是顺序执行而非阻塞是并行执行。
以下面的语句举例
非阻塞赋值 always@(posedge clk) begin b<=a; c<=b; end
阻塞赋值 always@(posedge clk) begin b=a; c=b; end
两种不同的赋值方式结果是不同的，非阻塞赋值b<=a;c<=b;两条语句是同时执行的，而阻塞赋值b=a;c=b;两条语句先执行b=a后执行c=b。
begin #50 r=’ h35; #50 r=’ hE2; #50 r= ‘ h00; #50 r=’ hF7; #50 ->end_ wave; end
fork #50 r=’ h35; #100 r=’ hE2; #150 r= ‘h00; #200 r=’ hF7; #250 ->end wave; join
上面两个块执行起来效果是完全-样的，第一个模块是按顺序执行，而第二个模块是每个语句同时执行的。
下面的语句不能执行。
下面的语句能够执行。
因为如果没有配套的else语句，在不满足if条件语句时，将会保持原来的状态不变，从而在综合时会产生一个锁存器，而这是设计不想要的结果。
不是完全相同。与case语句中的控制表达式和多分支表达式这种比较相比，if else_ if结构中条件表达式更为直观些；对于那些分支表达式中存在不定值x和高阻值z的位时case语句提供了处理这种情况的段。
定义了default项则会使电路描述的更加的清楚，综合的时候不会产生不想要的结果，没用定义default则会使在综合是产生一个锁存器。
case、casex、 casez 对应的真值表如上
可以看出case 无论是0,1，还是x高阻都能够比较
而casez不将高阻进行比较，在其它情况都进行比较
而casex不将高阻和x进行比较，在其它情况进行比较
不能运行。位于begin end，由于begin and是顺序块，所以只要执行到forever则将不能运行下面的程序;而位于fork join,它是并行块，执行了forever 还是能够执行forever下面的语句。
forever不能独立于过程块中，而repeat能够独立于过程块中。
如果定义了时间延迟则需要时间，否则不需要时间。因为循环的边界是确定的，那么在综合时该循环语句被认为是重复的硬件结构。
可以表示综合的组合逻辑。例如用for循环实现的乘法器。
① always @( posedge clk) begin for( i=0; i<=1024; i=i+1) mem[i] = i; end ② initial begin for( i=0; i<=1024; i=i+1) begin mem[i] = i; @( posedge clk) end end
可以在for循环的最后嵌套时钟节拍运行的信号。第一种程序不能按照时钟节拍来对mem[i]赋值，而第二种程序可以。
reg oscillate; initial begin oscillate=0; forever #30 oscillate=! Oscillate; end
initial begin clock=0; always begin #30 clock=0; #10 clock= 1; end end
initial begin ①a=1’b0; ②b=#10 1’b0; ③c=#5 I’b0; ④d=#20{a,b,c}; end 第一条语句在仿真开始时就执行，第二句在仿真10个时钟单元后执行，第三句在仿真15个时钟信号单元后执行，第四句在仿真35个时钟单元后执行。在中间仿真过程中a=0,b,c,d为不确定值，结束时abed的值是a=1’b0,b= 1’0,c= 1’0,d=3’b000。
如果是非阻塞过程赋值则答案是；第一条语句在仿真开始时就执行，第二句在仿真10个时钟单元后执行，第三句在仿真5个时钟信号单元后执行，第四句在仿真20个时钟单元后执行。在中间仿真过程a=0,b,c,d 为不确定值结束时abcd的值是a=1b0,b=1’0,c=1’0,d=3’b000。
initial begin b=1"b1; c=1’b0; #10 b=1’b0; ， end initial begin d=#25(b|c); end d的最终值0。
module D_ FF(CLR,CLK,D,Q); input CLR,CLK,D; output Q; reg Q; always @(posedge CLR or necedge CLK) begin if(CLR) Q=0; else #10Q<=D; end endmodule
module D_ FF(CLR,CLK,D,Q); input CLR,CLK,D; output Q; regQ;
always @(posedge CLR ) begin Q<=0; end
always @(necedge CLK) begin #10Q<=D; end endmodule
module L_ FF(d,clock,q); input d,clk; output q; reg q; always begin wait(clock==1) q=d; end endmodule
initial begin clk=0; while(1) #10 clk = !clk; end
begin reg[3:0] cache_ var[1023:0]; intiger i; for(i=0;i<1024;i++) cache_ var[i]=0; end
initial begin clk=0; forever begin #6 clk=0; #4 clk=1; end end
parameter delay= 20; intiger i; reg a; begin repeat(delay) always @(posedge clk) begin i++; if(i== 20) a=a+1; end end
initial begin x=1’b0; #5 y=1’b1; //5 fork #20 a=x; //25 #15 b=y; //20 join #40 x=1"b1; //65 fork #10p=x; //75 begin #10a=y; //75 #30b=x; //105 end #5 m=y; //70 join end
该块的执行结束时间是5+20+40+40= 105个时钟单位
在仿真开始时，initial 语句只执行一次，但initial 语句里面的语句可能不执行一次，因为如果是while循环，虽然initial语句是执行一次，但只要进了while循环，则会执行到仿真结束。
可以，并不互相矛盾。initial 语句确实是执行了一次，但并不意味着initial 语句过程中就不能是循环语句，两者并不矛盾。
always语句的过程块是不断活动的，在仿真过程中always块始终在循环的活动着，检查always语句后面的信号是否发生相应改变，这是always活动的实质，如果always语句后面没有检查的信号则将会进入一个循环，将会使仿真器锁死。
不断活动是always语句不断活动检查是否满足条件(如某个信号发生改变)，不断执行时always语句引导的过程中的语句不断的执行着。
沿触发是在某个信号在上升沿或下降沿到来时，触发执行过程块。电平触发是在某个信号发生改变时就会触发执行过程块。
不是。沿触发是信号的上升沿或下降沿进行触发，而电平触发是在某个信号发生改变时进行触发，并不需要注意无穷多个点。
沿触发的always块常表示时序逻辑电路，因为其和时序有很关。电平触发的always块常表示组合逻辑电路，因为只和电平有关。
(1)函数只能与主模块共用同一个仿真时间单元，而任务可以定义自己的仿真时间单位; (2)函数不能启动任务，而任务能启动其他任务和函数; (3)函数至少要有一个输入变量，而任务可以没有或有多个任何类型的变量; (4)函数返回一个值，而任务则不返回值。
$display自动地在输出后进行换行， $write则不进行自动换行，其它都非常相似。如果许多其他语句与 $display任务在同一个时间单位执行，那么这些语句与 $display任务的执行顺序是不确定的。如果使用 $strobe,该语句总是在同时刻的其他赋值语句执行完成之后执行。
关键词“or”也可以使用“ * ”来代替。
Verilog提供了系统任务来: 选择要转储的模块实例或模块实例信号(dumpvars) 选择VCD文件的名称 ($ dumpfile) 选择转储过程的起点和终点($ dumppon,$ dumpoff) 选择生成检测点($ dunpall)
monitoron和 monitoroff任务的作用是通过打开和关闭监控标志来控制监控任务 monitor的启动和停止,这样使得程序员可以很容易地控制 monitor何时发生。monitoron则用于打开监控标志，启动监控任务 monitor。通常在通过调用 monitoron来启动monitor，不管monitor参数列表中的值是否发生改变，总是立刻输出显示当前时刻参数列表中的值,这用于在监控的初始时刻设定初始比较值。在默认情况下，控制标志在仿真的起始时刻就已经打开了。在多模式调试的情况下，许多模块中都调用了 monitor，因为任何时刻只能用一个 monitor起作用，因此需配合 monitoron与 monitoroff使用，把需要监视的模块用monitor打开，在监视完毕后及时用 monitoroff关闭，以便把monitor让给其他模块使用。
module random_ pulse(dout); output[9:0] dout; reg[9:0] dout; integer delay; initial begin #10 dout=0; for(k= 0;k<100;k=k+1) begin delay= {$ random}%10; #delay dout=1; #delay dout=0; end . end endmodule
Verilog的编译处理，在编译处理命令之前要以`开头。
timescale命令用来说明跟在该命令后的模块的时间单位和时间精度。使用timescale命令可以在同一个设计里包含采用了不同的时间单位的模块。
如果在同一个设计里，多个模块中用到的时间单位和时间精度单位不同，需要用到以下的时间结构:
(1)用timescale命令来声明本模块中所用到的时间单位和时间精度;
(2)用系统任务$ printtimnescale来输出显示一个模块的时间单位和时间精度;
(3)用系统函数$ time和$ realtime及%t格式声明来输出显示EDA工具记录的时间信息。
在Verilog HDL程序中有两个系统任务$ readmemb和$ readmemh,并用来从文件中读取数据到存储器中，这两个系统任务可以在仿真的任何时刻被执行使用，复杂数据可以用C语言产生，存在文件中，用 $ readmem取出存入存储器，再按节拍输出，这在验证算法逻辑电路时特别有用。
合理的使用条件编译和条件执行预处理可以使测试程序适应不同的编译环境，也可以把不同的测试过程编写到一个统一的测试程序中去，可以简化测试的过程，对于复杂设计的验证模块的编写很有实用价值。
有5种类型，系统级，算法级，RTL级，门级，开关级。
系统级，算法级和RTL级是属于行为级，门级是属于结构级的。
系统级:用高级语言结构实现设计模块的外部性能的模型。
算法级:用高级语言结构实现设计算法的模型。
RTL级:描述数据在寄存器之间流动和如何处理这些数据的模型。
门级:描述逻辑门以及逻辑门之间的连接的模型。
开关级:描述器件中三极管和存储节点以及它们之间连接的模型。
描述比较直观
通过Verilog语言中的模块实例引用，可以构成任何复杂结构的电路，这种以结构方式所 建成的Verilog模型不仅是可以以仿真的，而且也是可以综合的，其本质是表示电路的具体结构，也可以说这种Verilog文件也是一一种结构网表。
综合是通过综合器把HDL程序转化成标准的门级结构网表。不是任何复合语法的Verilog HDL程序都可以综合。
不是，真实的电路还需要利用ASIC和FPGA制造厂商的布局布线工具，根据综合生成的 标准的门级结构网来产生。
通过综合以后产生的是门级结构，而门级结构再经过Verilog仿真测试验证其正确性。
行为模块的仿真首先要转换为结构模块再进行仿真验证，结构模块是直接进行仿真的。
只有行为仿真远远不够的，因为VerilogHDL各种建模的方法，发挥各自在不同类型电路描述中的长处，而且要在层次管理工具的协调下把各个既独立又相互联系的模块组和，才能有效的设计出高质量的数字电路来。
通过行为建模把一个复杂的系统分解成可操作的若干个模块，每个模块之间的逻辑关系 通过行为建模的仿真加以验证。
用EDA综合王具可以把行为模块转换为结构模块。
八位加法器: module add8 ( a,b,sum,cout) ; input[7:0] a,b; output[7:0] sum; output cout; . assign {count,sum}=a+b; endmodule 八位乘法器： module add8 (a,b,m) ; input[7:0] a,b; output[15:0] m; assign m=a*b; endmodule 用超前进位逻辑可以减少由于逐位进位信号的传递所造成的延时。
因为库中已经存在着可配置的参数化加法器乘法器的电路结构和相应行为模型。可以直接引用可配置的参数化实例来实现算术操作电路。
采用流水线的设计方法，用总线的方式实现数据流通。
各运算部件和数据寄存器可以通过带控制的三态门与总线的连接，通过对控制端电平的控制来确定在某一段时间内， 总线归哪两个或哪几个部件使用。因为使总线连接模块能正常工作的最重要的因素是与其他模块的配合,控制信号的互相配合由同步状态机控制的开关阵列控制。
采用流水线技术可以在相同的半导体工艺的前提下通过电路结构的改进大幅度地提高重复多次使用的复杂组合逻辑计算电路的吞吐量,从而来提高层次多的复杂组合逻辑的运算速度。如果某个组合逻辑设计的处理流程可以分为若干个步骤，而且整个数据处理过程是单向的即没有反馈或者迭代运算，前一个步骤的输出是下一个步骤的输入，则可以考虑采用流水线设计方法提高系统的数据处理频率即吞吐量。把组合逻辑分成延迟时间相等的小块，每块完成一定的组合逻辑功能都用寄存器暂存保存组合逻辑输出的数据值，只要小块的组合逻辑的延迟小于时钟周期，整个组合逻辑的输入值每个时钟就可以变化一次不会由于组合逻辑的延迟引起输出值的错误，若没有这些寄存器来暂时保存局部组合逻辑的输出 值，则为了保证整个组合逻辑的输出正确，输出端信号的变化周期必须大于整体逻辑的延迟时间。数据处理的吞吐量受到限制，采用流水线方法，虽然第一次输出有较长的延迟，但过了若干个周期后，每个时钟周期可以输出值一次，数据处理的频率，即吞吐量大大增加了。
由于逻辑门和布线有延迟，因此没有办法使实际电路的输出与理想的布尔方程计算完全一致，可以说实际组合逻辑电路输出的瞬间不确定性是无法避免的。所以说即使组合逻辑的输出端的所有信号同时变化,其输出端的各个信号不可能同时达到新的值。各个信号变化的快慢与逻辑门和布线造成的传输延时有关。
其输出端的逻辑关系不能确定是否正确。当快到比确定下一个状态所使用的组合电路的延迟都快，就没有正确的输出。在输出端后加一个寄存器，有一个时钟控制，时钟周期宽度尽可能大些。
由于逻辑门和布线有延迟,因此没有办法使实际电路的输出与理想的布尔方程计算完全一致，可以说实际组合逻辑电路输出的瞬间不确定性是无法避免的。如果能使组合逻辑电路的输入端稳定一段时间，即所有的输入信号在一段相对较长的时间段里不再发生变化，虽然在稳定时间片段的刚一开始由于冒险竞争现象会产生与理想情况不一致的毛刺或输出不确定的情况，但只要稳定时间片段大于最长的路径延迟，就可以取得组合逻辑电路的理想输出。如果能躲开输出不确定片段，在理想值稳定输出的片刻把该输出端存入寄存器组，则寄存器组中保留的就是该组合逻辑电路的理想输出。
确定下一个状态所使用的组合电路的延迟和时钟到各触发器的差值必须小于一个时钟周期的宽度。
用"<="赋值符号刻意表示与硬件寄存器组实现完全一致的赋值方式。
(1)启用同步时序逻辑;
(2)下一个状态所使用的组合电路的延迟和时钟到各触发器的差值必须小于一个时钟周期的宽度;
(3)使能端被使能。
用Verilog HDL设计的可综合模块，必须避免使用异步时序逻辑，这不但是因为许多综合器不支持异步时序逻辑的综合,而且因为用异步时序逻辑确实很难控制由组合逻辑和延迟所产生的冒险和竞争。当电路的复杂度增加时，异步时序逻辑无法调试。工艺的细微变化也会造成异步时序逻辑电路的失效。因为异步时序逻辑中触发条件很随意，任何时刻都有可能发生，所以记录状态的寄存器组的输出在任何时刻都能发生变化。而同步时序逻辑中的触发输入至少可以维持一个时钟后才会发生第二次触发。这是一个非常重要的差别，因为可以利用这一时间段，即在下一个触发信号来到之前为电路状态的改变创造一个稳定可靠地条件。
使用双口RAM(DPRAM)、FIFO 缓冲的方法完成异步时钟域之间的数据传递。在输入端口使用前级时钟写数据，在输出端口使用本机时钟读数据，并有缓冲器空或满的控制信号来管理数据的读写，以避免数据的丢失，可以非常方便准确地完成异步时钟域之间的数据交换。
状态的分配不同在于有的使用独热码，有的使用格雷码。对于用FPGA实现的有限状态机建议采用独热码，因为虽然独热编码多用了两个触发器，但所用组合电路可省些，因而使用电路的速度和可靠性有显著提高，而总的单元数并无显著增加，采用独热编码后有了多余的状态，就有一些不可到达的状态，为此可以用默认项表示不可达到的状态。
用“<=”赋值，表示在过程块结束以后才进行赋值，是并行结构。用“=”赋值，表示是立即进行赋值是顺序结构。两个赋值作用是一样的。逻辑关系符号“== ”是表示判断的符号，用到判断信号是否为符合条件的信号，如 if(a ==2’b10)则表示a是否为2’b10。
用来表示状态机的几种状态，可以用来对不同状态进行转换。可以直接把状态变量中的某位指定为状态机的输出，直接用来控制逻辑开关。这样做可以提高输出信号的开关速度并节省电路器件。但这种方法的缺点就是开关的维持时间必须与状态机的时间一致。
不是，异步状态机不能够综合成电路结构。
因为大多数综合器不能综合采用VerilogHDL描述的异步状态机转换为电路网表。异步状态机是没有确定时间的状态机，它的状态转移不是由唯一的时钟跳变沿所触发。采用异步状态机不容易判别触发脉冲是正常的触发还是冒险竞争产生的毛刺。
用always块设计纯组合逻辑电路时，在生成组合逻辑的always块中参与赋值的所有信号都必须有明确地值，然后只要在always块中进行赋值就可以了。如果在赋值表达式右端引用了敏感电平列表中没有列出的信号，那么在综合时将会为该没有列出的信号隐含的产生一个透明锁存器。
always@(posedge clk)begin if(reset) begin output<=0; end else begin output<=1; end end
always@(posedge clk or posedge reset)begin if(reset) begin output<=0; end else begin output<=1; end end
异步复位端的同步状态机的复位与时钟无关。当复位时他们立即置触发器的输出为0，不需要等到时钟沿到来才复位。 带同步复位端的同步状态机的复位只有在时钟的有效跳变沿时刻复位，信号才能使触发器复位。如果输入的复位脉冲很窄，同步复位端的同步状态机不能可靠复位。
当系统比较复杂时，需要通过仔细的分析，把一个具体的系统分解为数据流和控制流，构想哪些部分用组合逻辑，哪些部分的资源可以共享而不影响系统的性能，需要设置哪些开关逻辑来控制数据的流动，需要一个或几个同步有限状态机来正确有序地控制这些开关逻辑，以便有效地利用有限的硬件资源，才能编写出真正有价值的RTL级源代码，从而综合出有实用价值的高性能的数字逻辑电路系统。因此，认真的学习并掌握数字电路基础和计算机体系结构这两门学科的真谛是Verilog数字系统设计的基础。
编写另一个模块，在那个模块中使用另外一个时钟;然后用实例引用的方法在另一个模块中把它连接起来。能够综合。仿真时应尽量使这两个状态机的时钟有一定的联系。
应该用阻塞赋值
应该用非阻塞赋值
多个always块中为同一个变量赋值可能会导致竞争冒险即使使用非阻塞赋值也可能产生竞争冒险。
因为非阻塞语句的赋值在所有的Sdisplay命令执行以后才更新数据。
$ display命令的执行是安排在活动事件队列中，但排在非阻赋值赋值数据更新事件之前 $ strobe命令的执行是排在非阻塞赋值数据更新事件之后。 $ display适合用来显示阻塞语句的赋值 $ strobe适合用来显示非阻塞语句的赋值
阻塞赋值是由动态事件队列调度的，而非阻塞赋值不是由动态事件队列调度。