对比图
型号 EP610DC-35 EP610PC-35 EP610DM-35
描述 CPLD Classic Family 300Gates 16 Macro Cells 28.6MHz 5V 24Pin CDIPCPLD Classic Family 300Gates 16 Macro Cells 28.6MHz 5V 24Pin PDIPUV PLD, 37ns, PAL-Type, CMOS, CDIP24, 0.300 INCH, WINDOWED, CERDIP-24
数据手册 ---
制造商 Altera (阿尔特拉) Altera (阿尔特拉) Altera (阿尔特拉)
分类 FPGA芯片
封装 CDIP DIP CDIP
安装方式 Through Hole Through Hole -
引脚数 24 24 -
封装 CDIP DIP CDIP
产品生命周期 Obsolete Obsolete Obsolete
工作温度(Max) 70 ℃ - -
工作温度(Min) 0 ℃ - -
电源电压 5 V - -
RoHS标准 Non-Compliant Non-Compliant -
含铅标准 Contains Lead - -
ECCN代码 EAR99 - -