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目录：
1)线路板环路电感介绍2)减少接线环路电感
1）Protell99SE完整性分析 2）DXP完整性分析 3）Candence完整性分析
1）地线回路规则 2)控制高频噪声的范围
3)适当的选择PCB与外壳的接地点(chassis ground) 4)地面积足够大
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对于电子信号来说，它需要找到一种最低阻抗电流回流到地面的方法，因此如何处理信号回流变得非常关键。
1)辐射强度与回路面积成正比，即回流路径越长，形成的环越大，对外辐射的干扰越大，因此PCB尽量减少电源电路和信号电路面积。
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2)为高速信号提供良好的信号回流可以保证其信号质量，因为PCB上传输线的特性阻抗一般以地层（或电源层）为参考。如果高速线附近有连续的地平面，则该线的阻抗可以保持连续。如果在段附近没有参考，则阻抗将发生变化，不连续的阻抗将影响信号的完整性。因此，在布线时，应将高速线分配到靠近地平面的层，或在高速线旁边并行走一两条地线，以屏蔽和提供附近的回流。
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3）布线时尽量不要跨电源分割的原因是，当信号跨越不同的电源层时，其回流路径会很长，容易受到干扰。当然，不是严格要求不能跨越电源分割。对于低速信号，因为干扰不能与信号相比关心。应仔细检查高速信号，尽量不要跨越。您可以调整电源部分的布线（多层板多电源供应）
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1)线路板环路电感介绍
先建立信号路径和返回路径的概念，见下图，信号传输路径分为信号路径和返回路径，以及高速信号线BUCK在开关电路中，信号层下方通常有一个完整的参考平面，回流会自动选择阻抗最小的路径。因此，此时的回流路径是参考平面上信号路径的投影。
环路电感 = 信号路径自感 返回路径自感 - 信号，返回路径互感，这是一个非常重要的公式。
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2)减少接线环路电感
从以上公式可以看出，减少环路电感的方法是减少信号路径和返回路径的自感，或增加信号和返回路径之间的互感。 div>
减小信号路径和返回路径自感的方法为缩短PCB走线，或者增加这段走线的线宽，其中这就是走线需尽量短的重要原因之一，而增加线宽效果不是非常明显。
增加信号路径与返回路径互感的方法为选择介质厚度更薄的PCB叠层结构，尤其是避免跨分割的出现。
通常所说的这个环路面积是信号与参考层之间的路径，并不是信号自身的走线面积，这点我们不要搞混。
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1）Protell99SE完整性分析
PCB设计环境中执行【Design】/【Rules】菜单命令，在弹出的设计规则设置对话框中，单击【Signal integrity】标签，切换到信号完整性分析规则设置对话框。
共有13个约束设置项，各约束项的约束范围基本上只有3种：“Whole Board”、“Net”和“Net Class”。
【Flight Time-Falling Edge】设置项：用于设置信号下降边沿的最大时间允许值。
【Flight Time-Rising Edge】设置项：用于设置信号上升边沿的最大时间允许值。
【Impedance Constraint】设置项：用于设置导体允许的最大电阻值和最小电阻值。
【Overshoot-Falling Edge】设置项：用于设置在信号下降沿上低于信号基值的阻尼振荡。
【Overshoot-Rising Edge】设置项：用于设置在信号的上升沿上高于信号上位值的阻尼振荡。
【Signal Basic Value】设置项：用于设置信号在低电平状态下的稳定电压值。
【Signal Stimulus】设置项：用于设置激励信号的类型、初始电平、起始时间、停止时间、周期等属性参数。
【Signal Top Value】设置项：用于设置信号在高电平状态下的稳定电压值。
【Slope-Falling Edge】设置项：用于设置信号从门槛电压（VT）下降到一个有效低电平（VIL）所经历的时间。
【Slope-Rising Edge】设置项：用于设置信号从门槛电压（VT）上升到一个有效高电平（VIH）所经历的时间。
【Supply Nets】设置项：用于设置电路板上供电网络的电压值。
【Undershoot-Falling Edge】设置项：用于设置在信号的下降沿上高于信号基值的阻尼振荡。
【Undershoot-Rising Edge】设置项：用于设置在信号的上升沿上低于信号上位值的阻尼振荡。
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2）DXP完整性分析
阻抗采用默认值。
单击：design/rules->弹出规则对话框，见下图：
选择tools/signal integrity->弹出一下对话框：
单击上图model assignnent配置完整性分析模型，就会弹出下面的对话框：
解释：
Not match：表示AD16程序没有找到该器件的完整性分析模型。需要人为指定。
Low confidence：程序自动为该器件指定了一个模型，但置信度很低。
Medium confidence：中级置信度。
High confidence：置信度很高。
Model found：该器件的模型已经找到。
User modifined: 用户修改了模型。
Model added：用户创建了模型。
修改期间完整性分析模型的步骤：双击上图中要修改模型器件的status部分->弹出下图：完整性分析模型修改对话框->在TAPE选项中选择器件的类型->在technology选项中选择驱动类型->也可以从外部文件导入与该器件相关联的IBIS模型->大家IMPORT IBIS-->选择从器件厂商哪里得到的IBIS模型即可->单击OK。单击上图左下角：update model schematic,将修改后的模型更新到原理图中。单击上图中右下角的analyze design标签->程序进入信号完整性分析->弹出：signal integrity分析网络状态表格：见下面第二图：
上面的网络完整性分析解释：status，最左的net：代表网络名称，作数第二：status，标明这个网络是否通过了完整性分析（failed：没有通过）、没有分析（not analyze）、分析通过（passed）。上表中的falling edge overshoot:代表脉冲下降沿过冲，falling edge undershoot:代表脉冲下降沿衰减。Rising edge overshoot:代表上升沿过冲。Rising edge undershoot：代表上升沿衰减。
3）Candence完整性分析
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阻抗值跟走线方式有绝对的关系，例如是走在表面层(microstrip)或内层(stripline/double stripline)，与参考层(电源层或地层)的距离，走线宽度，PCB材质等均会影响走线的特性阻抗值。
也就是说要在布线后才能确定阻抗值。一般仿真软件会因线路模型或所使用的数学算法的限制而无法考虑到一些阻抗不连续的布线情况，这时候在原理图上只能预留一些Terminators(端接)，如串联电阻等，来缓和走线阻抗不连续的效应。比如在线间串联一个30R电阻，可抑制反射。真正根本解决问题的方法还是布线时尽量注意避免阻抗不连续的发生。
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1）地线回路规则
（1）注意高频信号电流之回流路径使其回路面积尽量小(也就是回路阻抗loop impedance尽量小)以减少辐射，见上“”； （2）环路最小规则，即信号线与其回路构成的环面积要尽可能小，环面积越小，对外的辐射越少，接收外界的干扰也越小；
（3）在地平面分割时，要考虑地平面与重要信号走线的分布，防止由于地平面开槽等带来的问题； （4）在双层板设计中，在为电源留下足够空间的情况下，应该将留下的部分用参考地填充，且增加一些必要的孔，将双面地信号有效连接起来，对一些关键信号尽量采用地线隔离； （5）对一些频率较高的设计，需特别考虑其地平面信号回路问题，建议采用多层板为宜。
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2）用分割地层的方式以控制高频噪声的范围
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3）适当的选择PCB与外壳的接地点(chassis ground)
关于地参看“接地与浮地”。
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4）地面积足够大
布地线的时候，也不应布成闭合形式，而是布成树枝状较好，还有就是要尽可能增大地的面积。多层线路板可用一整个层作地，如下图。
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所谓的五五原则，其实是印制板层数选择规则，即时钟频率到5Mhz或脉冲上升时间小于5ns，则PCB板需采用多层板，这是一般的规则，有时候出于成本等因素的考虑，采用双层板结构时，这种情况下，最好将印制板的一面作为一个完整的地平面层。
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20H原则的主要目的是为了抑制电源辐射，我们都知道电场具有边缘效应，就像在电容边缘的电场是不均匀的，所以为了避免电源的边缘效应，电源层要相对地层内缩20H,不过一般按照经验值GND层相对板框内缩20mil，PWR层相对板框内缩60mil，也即是说，电源相对地内缩40mil，同时对于移动式设备来说，在内缩的距离里面隔150mil放置一圈GND过孔。
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3W/4W原则主要目的是抑制电磁辐射，放置距离太近发生串扰，故走线间尽量遵循3W原则，即线与线之间保持3倍线宽的距离，差分线GAP间距满足4W。如果线中心距不少于3倍线宽时，则可保持70%的线间电场不互相干扰，称为3W原则。如要达到98%的电场不互相干扰，可使用10W规则，一般在设计过程中因走线过密无法所有的信号线都满足3W的话，可只将敏感信号采用3W处理，比如时钟信号，复位信号。
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不同电源层在空间上要避免重叠。主要是为了减少不同电源之间的干扰，特别是一些电压相差很大的电源之间，电源平面的重叠问题一定要设法避免，难以避免时可考虑中间隔地层。
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