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注：本文档重点讨论信号完整性（高速电路），不涉及电源完整性分析，我的百度网络搜索成为PCB设计师的技能要点。
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选择PCB板材必须在满足设计要求和可量产性和成本之间取得平衡。设计要求包括电气和机构。通常设计得很快PCB板子(大于GHz频率)这个材料问题会更重要。比如现在常用FR-4材质，在几个GHz介质损伤的频率(dielectric[?da??'lektr?k]loss)它会对信号衰减产生很大影响，可能不适用。就电气而言，应注意介电常数(dielectric constant)设计中的介质损耗频率是否合用。
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避免高频干扰的基本思路是尽量减少高频信号电磁场的干扰，即所谓的串扰(Crosstalk)。可以扩大高速信号和模拟信号之间的距离，也可以增加ground guard/shunt traces在模拟信号旁边。还要注意模拟地的数字噪声干扰。
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信号完整性基本上是阻抗匹配的问题。影响阻抗匹配的因素包括信号源架构和输出阻抗(output impedance)，接线的特性阻抗，负载端的特性，接线的拓朴(topology[t?'p?l?d??])架构等。解决方案是端接(termination)拓朴，调整走线。
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差分对的布线有两点要注意，一是两条线的长度要尽量一样长，另一是两线的间距(此间距由差分阻抗决定)要一直保持不变，也就是要保持平行。平行的方式有两种，一为两条线走在同一走线层(side-by-side)，一为两条线走在上下相邻两层(over-under)。一般以前者side-by-side 实现的方式较多。
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要用差分布线一定是信号源和接收端也都是差分信号才有意义。所以对只有一个输出端的时钟信号是无法使用差分布线的。
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接收端差分线对间的匹配电阻通常会加,其值应等于差分阻抗的值。这样信号品质会好些。
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对差分对的布线方式应该要适当的靠近且平行。所谓适当的靠近是因为这间距会影响到差分阻抗(differential impedance)的值, 此值是设计差分对的重要参数。需要平行也是因为要保持差分阻抗的一致性。若两线忽远忽近,差分阻抗就会不一致,就会影响信号完整性(signal integrity[ɪnˈtegrəti] )及时间延迟(timing delay)。
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1)基本上, 将模/数地分割隔离是对的。 要注意的是信号走线尽量不要跨过有分割的地方(moat[məʊt]壕沟),还有不要让电源和信号的回流电流路径(returning current path)变太大。
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2)晶振是模拟的正反馈振荡电路, 要有稳定的振荡信号,必须满足loop gain与phase的规范,而这模拟信号的振荡规范很容易受到干扰, 即使加ground guard traces可能也无法完全隔离干扰。而且离的太远, 地平面上的噪声也会影响正反馈振荡电路。所以, 一定要将晶振和芯片的距离尽可能靠近。 [ˈferait bi:d]
确实高速布线与EMI的要求有很多冲突。但基本原则是因EMI所加的电阻电容或ferrite bead(磁珠), 不能造成信号的一些电气特性不符合规范。所以, 最好先用安排走线和PCB叠层的技巧来解决或减少EMI的问题, 如高速信号走内层。最后才用电阻电容或ferrite bead的方式,以降低对信号的伤害。
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现在较强的布线软件的自动布线器大部分都有设定约束条件来控制绕线方式及过孔数目。各家EDA公司的绕线引擎能力和约束条件的设定项目有时相差甚远。例如, 是否有足够的约束条件控制蛇行线(serpentine[ˈsɜ:pəntaɪn])蜿蜒的方式,能否控制差分对的走线间距等。这会影响到自动布线出来的走线方式是否能符合设计者的想法。 另外, 手动调整布线的难易也与绕线引擎的能力有绝对的关系。例如,走线的推挤能力,过孔的推挤能力,甚至走线对敷铜的推挤能力等等。 所以,选择一个绕线引擎能力强的布线器,才是解决之道。
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test coupon[ˈku:pɒn](试样，试件)是用来以TDR(Time Domain Reflectometer[ri:flek'tɒmɪtə]时域反射仪) 测量所生产的PCB板的特性阻抗是否满足设计需求。一般要控制的阻抗有单根线和差分对两种情况。 所以，test coupon上的走线线宽和线距(有差分对时)要与所要控制的线一样。最重要的是测量时接地点的位置。 为了减少接地引线(ground lead)的电感值，TDR探棒(probe)接地的地方通常非常接近量信号的地方(probe tip)，所以， test coupon上量测信号的点跟接地点的距离和方式要符合所用的探棒。
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一般在空白区域的敷铜绝大部分情况是接地。 只是在高速信号线旁敷铜时要注意敷铜与信号线的距离，因为所敷的铜会降低一点走线的特性阻抗。也要注意不要影响到它层的特性阻抗， 例如在dual[ˈdju:əl] stripline[st'rɪplaɪn]双带状线的结构时。
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是的， 在计算特性阻抗时电源平面跟地平面都必须视为参考平面。例如四层板: 顶层-电源层-地层-底层， 这时顶层走线特性阻抗的模型是以电源平面为参考平面的微带线模型。
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一般软件自动产生测试点是否满足测试需求必须看对加测试点的规范是否符合测试机具的要求。另外，如果走线太密且加测试点的规范比较严，则有可能没办法自动对每段线都加上测试点，当然，需要手动补齐所要测试的地方。
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至于会不会影响信号质量就要看加测试点的方式和信号到底多快而定。基本上外加的测试点(不用线上既有的穿孔(via or DIP pin)当测试点)可能加在线上或是从线上拉一小段线出来。前者相当于是加上一个很小的电容在线上，后者则是多了一段分支。这两个情况都会对高速信号多多少少会有点影响，影响的程度就跟信号的频率速度和信号源变化率(edge rate)有关。影响大小可透过仿真得知。原则上测试点越小越好(当然还要满足测试机具的要求)分支越短越好。
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各个PCB板子相互连接之间的信号或电源在动作时，例如A板子有电源或信号送到B板子，一定会有等量的电流从地层流回到A板子 (此为Kirchoff current law)。这地层上的电流会找阻抗最小的地方流回去。所以，在各个不管是电源或信号相互连接的接口处，分配给地层的管脚数不能太少，以降低阻抗，这样可以降低地层上的噪声。另外，也可以分析整个电流环路，尤其是电流较大的部分，调整地层或地线的接法，来控制电流的走法(例如，在某处制造低阻抗，让大部分的电流从这个地方走)，降低对其它较敏感信号的影响。
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现在高速数字电路的应用有通信网路和计算机等相关领域。在通信网路方面，PCB板的工作频率已达GHz上下，迭层数就我所知有到40层之多。计算机相关应用也因为芯片的进步，无论是一般的PC或服务器(Server)，板子上的最高工作频率也已经达到400MHz(如Rambus)以上。因应这高速高密度走线需求，盲埋孔(blind/buried vias)、微孔mircrovias及搭建build-up制程工艺的需求也渐渐越来越多。 这些设计需求都有厂商可大量生产。
以下提供几本不错的技术书籍：
①HowardW.Johnson，“High-SpeedDigitalDesign–AHandbookofBlackMagic”；②StephenH.Hall，“High-SpeedDigitalSystemDesign”；
③BrianYang，“DigitalSignalIntegrity”；
④DooglasBrook，“IntegrityIssuesandprintedCircuitBoardDesign”。
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1)微带线(microstrip)
Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W[d为a线le宽kt，rkT]为走线的铜皮厚度，H为走线到参考平面的距离，Er是PCB板材质的介电常数(dielectric constant)。此公式必须在0.1<(W/H)<2.0及1<(Er)<15的情况才能应用。
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2)带状线(stripline)
Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H为两参考平面的距离，并且走线位于两参考平面的中间。此公式必须在W/H<0.35及T/H<0.25的情况才能应用。
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差分信号中间是不能加地线。因为差分信号的应用原理最重要的一点便是利用差分信号间相互耦合(coupling)所带来的好处，如flux cancellation，抗噪声(noise immunity[ɪˈmju:nəti]免疫力)能力等。若在中间加地线，便会破坏耦合效应。
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可以用一般设计PCB的软件来设计柔性电路板(Flexible[ˈfleksəbl] Printed Circuit)。一样用Gerber格式给FPC厂商生产。由于制造的工艺和一般PCB不同，各个厂商会依据他们的制造能力会易弯曲的对最小线宽、最小线距、最小孔径(via)有其限制。除此之外，可在柔性电路板的转折处铺些铜皮加以补强。至于生产的厂商可上网“FPC”当关键词查询应该可以找到。
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选择PCB与外壳接地点选择的原则是利用chassis[ˈʃæsi] ground提供低阻抗的路径给回流电流(returning current)及控制此回流电流的路径。例如，通常在高频器件或时钟产生器附近可以借固定用的螺丝将PCB的地层与chassis ground(外壳的接地点)做连接，以尽量缩小整个电流回路面积，也就减少电磁辐射。
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就数字电路而言，首先先依序确定三件事情：
1)确认所有电源值的大小均达到设计所需。有些多重电源的系统可能会要求某些电源之间起来的顺序与快慢有某种规范。
2)确认所有时钟信号频率都工作正常且信号边缘上没有非单调(non-monotonic[ˌmɒnə'tɒnɪk]单调的)的问题。
3)确认reset信号是否达到规范要求。
这些都正常的话，芯片应该要发出第一个周期(cycle)的信号。接下来依照系统运作原理与bus protocol来debug。
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在设计高速高密度PCB时，串扰(crosstalk interference)确实是要特别注意的，因为它对时序(timing)与信号完整性(signalintegrity[ɪnˈtegrəti])有很大的影响。以下提供几个注意的地方：
1)控制走线特性阻抗的连续与匹配。
2)走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。
3)选择适当的端接方式。
4)避免上下相邻两层的走线方向相同，甚至有走线正好上下重迭在一起，因为这种串扰比同层相邻走线的情形还大。
5)利用盲埋孔(blind/buried['berɪd] via)来增加走线面积。但是PCB板的制作成本会增加。在实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。除此以外，可以预留差分端接和共模端接，以缓和对时序与信号完整性的影响。
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LC与RC滤波效果的比较必须考虑所要滤掉的频带与电感值的选择是否恰当。因为电感的感抗(reactance[riˈæktəns])大小与电感值和频率有关。如果电源的噪声频率较低，而电感值又不够大，这时滤波效果可能不如RC。但是，使用RC滤波要付出的代价是电阻本身会耗能，效率较差，且要注意所选电阻能承受的功率。
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电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应能力。如果LC的输出端会有机会需要瞬间输出大电流，则电感值太大会阻碍此大电流流经此电感的速度，增加纹波噪声(ripple[ˈrɪpl] noise)。
电容值则和所能容忍的纹波噪声规范值的大小有关。纹波噪声值要求越小，电容值会较大。而电容的ESR/ESL也会有影响。
另外，如果这LC是放在开关式电源(switching regulation power)的输出端时，还要注意此LC所产生的极点零点(pole/zero)对负反馈控制(negative feedback control)回路稳定度的影响。
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PCB板上会因EMC而增加的成本通常是因增加地层数目以增强屏蔽效应及增加了ferrite bead、choke等抑制高频谐波器件的缘故。除此之外，通常还是需搭配其它机构上的屏蔽结构才能使整个系统通过EMC的要求。以下仅就PCB板的设计技巧提供几个降低电路产生的电磁辐射效应。
1)尽可能选用信号斜率(slew[slu:] rate)较慢的器件，以降低信号所产生的高频成分。
2)注意许多高频器件摆放的位置，不要太靠近对外的连接器。
3)注意高速信号的阻抗匹配，走线层及其回流电流路径(return current path)， 以减少高频的反射与辐射。
4)在各器件的电源管脚放置足够与适当的去耦合电容以缓和电源层和地层上的噪声。特别注意电容的频率响应与温度的特性是否符合设计所需。
5)对外的连接器附近的地可与地层做适当分割，并将连接器的地就近接到chassis ground。
6)可适当运用ground guard/shunt traces在一些特别高速的信号旁。但要注意guard/shunt traces对走线特性阻抗的影响。
7)电源层比地层内缩20H，H为电源层与地层之间的距离。
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将数/模地分开的原因是因为数字电路在高低电位切换时会在电源和地产生噪声，噪声的大小跟信号的速度及电流大小有关。如果地平面上不分割且由数字区域电路所产生的噪声较大而模拟区域的电路又非常接近，则即使数模信号不交叉，模拟的信号依然会被地噪声干扰。
也就是说数模地不分割的方式只能在模拟电路区域距产生大噪声的数字电路区域较远时使用。
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数模信号走线不能交叉的要求是因为速度稍快的数字信号其返回电流路径(return current path)会尽量沿着走线的下方附近的地流回数字信号的源头，若数模信号走线交叉，则返回电流所产生的噪声便会出现在模拟电路区域内。
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在设计高速PCB电路时，阻抗匹配是设计要素之一。而阻抗值跟走线方式有绝对的关系，例如是走在表面层(microstrip)或内层(stripline/double stripline)，与参考层(电源层或地层)的距离，走线宽度，PCB材质等均会影响走线的特性阻抗值。也就是说要在布线后才能确定�