论文题目： 用于串行RapidIO的高速SerDes电路设计
作者：张雪琳 -北大硕士
并行传输
优点：无需额外处理数据，传输数据量随并行数据位数增加
缺点：由于芯片包装技术落后于集成电路的发展速度，有限的芯片管脚数量不能满足平行数据传输的需要，对平行数据传输提出了巨大的挑战；随着系统工作速度的提高，平行数据之间的信号倾斜和串扰问题越来越严重，更容易受到过程、电压波动和温度变化的影响，导致通道间特性不对称，限制了平行传输模式的发展
Serdes(Serializer/Deserializer)
在发射端（Transmitter，Tx）将多路低速并行信号转换为高速串行信号(串行功能)；信号通过传输线后，负责接收端（Receiver，Rx）将高速串行信号转换为低速并行信号(解串功能)。该技术可以充分利用传输线路的信道容量，减少传输线路和设备的引脚数量，从而提高传输速度，降低通信成本。SerDes该技术采用差分交流耦合信号，具有传输速度快、传输距离长、抗干扰能力强等优点，已成为主流的串行通信技术。
在高速SerDes时钟数据恢复电路通常用于接收端（Clock and Data Recovery，CDR）从数据跳转沿恢复适当的采样时钟，因此，无需直接传输高速时钟信号。这可以减少对时钟偏差的依赖，减少对时钟布线的限制，从而提高数据传输率。RapidIO中的SerDes电路，也采用CDR产生接收端采样时钟。当多通道扩展时，需要单独使用时钟恢复电路。
Serdes设计难点
1.接口时钟问题
在高速串行接口电路中，芯片内部处理并行信号，通道传输串行信号。这就要求接口模块在发射端和接收端实现串行和解串，即SerDes，这使得接口处电路的工作速度高于芯片内部。
源同步接口（SourceSynchronous Interface）这是一个可行的解决方案。在源同步系统中，接收端与发射端共享相同的时钟源，因此需要设计整个接口电路的时钟树。然而，由于功耗和可靠性，系统设计应避免将高速时钟信号直接分布在整个芯片上。因此，源同步接口电路通常使用较低的时钟信号进行布局，并通过锁环（Phase Locked Loop，PLL）对低频时钟信号进行倍频，以获得所需的高频时钟信号。在传输数据的同时，高频时钟信号也被传输到接收端作为接收端的采样时钟。该结构需要考虑数据传输通道本身及其工艺、电压和温度（Process，Voltage and Temperature，PVT）等影响造成的延迟误差。在高速传输时，这些非理想因素变得更加明显，使得数据通道和时钟通道之间的信号延迟不相等，从而容易造成接收端采样错误。
在高速SerDes接收端通常用于技术CDR为了恢复数据中包含的时钟信息，无需发射端传输高频时钟信号.CDR是SerDes接口电路的核心模块用于从接收端接收到的数据中提取时钟信息，并重定时确定最佳采样相位。该技术使SerDes芯片不需要考虑时钟通道和数据通道之间的延迟匹配PVT 带来的相位变化更适合高速数据传输。
2.信号的高频衰减
此外，随着SerDes随着电路数据传输速率的提高，在远程传输下，由于通道不理想，信号的高频衰减会导致误码率的增加。均衡电路在高速公路上的高频损失SerDes电路也是必不可少的。
一种典型的SerDes系统架构
数据传输速率高于2.5Gbps这种结构通常用于系统中，即在发射端并行数据串行化，通过发射端均衡电路后，数据驱动在接收端，CDR在此时钟控制下，从接收到的数据中恢复采样时钟采样和接收端均衡，然后重转串行数据换成并行内部数据处理模块使用数据。
本文采用的Serdes架构
本文的设计目标
设计目标是Level II的LR连接，即最高6.25Gbps传输速率下的远程互连。
串行RapidIO 2.1协议Level II LR规范对于SerDes收发机具体参数要求
本文的研究内容除外PLL所有以外的收发机都是设计的，所以PLL不在乎设计指标。下表分别给出SerDes收发机发射端和接收端的设计指标。
设计挑战
a.实现高速电路
b.降低系统功耗
c.串扰高速信号
解决办法
a.半速结构和CML逻辑
CML结构特征：尾电流源，负载电阻。CML在电路设计中，尾电流源越大，负载电阻越小，电路速度越快。同时，尾电流源越大，电路功耗越大。在设计中，需要考虑速度和功耗的妥协，合理选择偏置电流和负载电阻的大小。
b.多层次低功耗设计系统和模块级
c.合理的版图设计
CDR结构
CDR主要包括以下几种结构：基于PLL的结构、基于延迟锁相环（DelayLocked Loop，DLL）的结构、基于相位插值器（Phase Interpolater，PI）的结构和基于过采样的结构。其各自的优缺点见表2-8。
基于PI的CDR
图2-6给出了一种基于PI的CDR结构。如图所示，该结构包含两个环路。其中，下面的环路为频率跟踪环，工作原理类似于PLL；上面的环路为相位跟踪环，用于对频率跟踪环产生的时钟信号进行重定时，即相位锁定。频率跟踪环用于为相位跟踪环提供固定频率的参考时钟；为达到360.的相位捕获范围，相位跟踪环需要4个相位的正交时钟。相位跟踪环利用鉴相器（Phase Detector，PD）比较该时钟信号和输入数据的相位差，并得到一个控制信号，该信号通过数字低通滤波器（Digital Low-Pass Filter，DLF）和电流 DAC（Current DAC，I.DAC）处理后，控制PI进行四相时钟的合成，并最终锁定在最佳采样相位。需要注意的是，相位跟踪环的鉴相器采用的是与PLL不同的随机鉴相器，因为需要处理周期不确定的随机信号。
该结构的抖动直接取决于PI的精度。在I.DAC的数字控制下，PI合成相位按一定步长变化，具有额定的相位误差。增加IDAC的位数可以减小该误差，但不能消除。
均衡电路
数据在传输过程中是有损耗的，由于传输通道的带宽有限，会造成数据的高频损耗。随着传输速度的提高和传输距离的增加，损耗会更加严重。
关于均衡的原理可以分别从频域和时域两个角度来理解。如图2-8所示
在频域上，均衡的目的在于产生一个呈现高通特性的传输函数G（f），从而弥补通道的低通特性H（f），使系统整体表现为一个全通函数。这可以通过两种方式来实现：增加高频成分，使数据高低电平的转换能够在一个周期内完成，即预加重（Pre-Emphasis）；或者减小低频成分，在减小传输信号幅度的同时，使其眼图张开，从而能通过选取合适的阔值恢复出正确数据，即去加重（De-Emphasis）。
在时域上，均衡的主要目的是去除码间干扰。码间干扰是由趋肤效应、介质损耗和阻抗不连续引起的反射等造成的，具体表现为单位脉冲信号的拖尾，如图2-9所示。当单个脉冲信号经过传输通道后，其幅度由1降到了A（A<1），且原本一个比特的脉冲扩散到多个比特，对相邻比特的数据产生了干扰。因此，当一串连续的数据传输时，前几个周期的信号会分别以不同权重影响本周期信号，从而有可能导致本周期传输的数据发生反转，造成传输错误，从而增加了误码率。
如图2-10所示，根据拖尾位置的不同，码间干扰可以分为游标前ISI和游标后ISI。具体划分标准为：将单位冲击响应幅度最高的时刻作为游标位置，在此之前的ISI称为游标前ISI，而在此之后的则称为游标后ISI。不同的ISI有不同的去除方式，这将在后面的小节说明。
连续时间线性均衡
连续时间线性均衡（Continuous Time Linear Equalizer，CTLE）电路又称为峰值放大器（Peaking Amplifier，PA）或可变增益放大器（Variable Gain Amplifier,VGA），是一种频域上的均衡方式，通过增加高频成分来补偿传输数据的高频能量损失。图2-11中给出了一种常见的CTLE结构。其工作原理为：由电阻R，和电容C，构成一个零点，通过合理选择电阻阻值和电容容值，可以使该零点恰好抵销传输通道的极点，从而使传输通道在目标频率范围内表现为一个全通函数，起到均衡的作用。CTLE优点为功耗较低、面积较小，并且可同时应用于发射端和接收端。然而，其补偿能力较低，通过级联或者引入电感的方式可以提高其均衡能力，但也比较有限。而且，由于CTLE是模拟电路，对线性度要求较高；对器件失配也比较敏感；其峰值频率和峰值增益调节起来也比较困难，且容易受到PVT影响【35】。因此，CTLE均衡主要应用于速度较低和损耗较少的情况下。
前馈均衡
前馈均衡（Feed-Forward Equalizer，FFE）是一种线性均衡方式，工作原理类似于有限冲击响应滤波器（Finite Impulse Response Filter，FIR），通常用在发射端。图2-12给出了其原理图。如图所示，FFE的工作原理为：将待发送的数据经过若干寄存器延迟后，分别乘以不同的权重，并加成到输出结果上。 其输出结果可以表示为：
判决反馈均衡
判决反馈均衡（Decision Feedback Equalizer，DFE）是当前高速数据传输中最常见的均衡方式，通常用在接收端。如图2-13所示，其工作原理类似于FFE，也是采用“延迟线+加权+求和”的方式，只不过处理的不再是输入数据，而是之前经过DFE均衡的输出数据。DFE考虑的是已接收的数据对当前数据的影响：将已接收的数据经过延迟后，分别以不同的权重加成到正在接收的数据上，从而消除前面几位数据对当前数据的影响。图2-13中DFE的输出结果可以表示为：
