CadenceSiP
介绍设计工具
现有的集成电路与装设计之间的串行设计方法已不能满足当今复杂顶级设备设计的成本
性能，上市时间压力。电气和物理可行性研究和芯片
/
封装设计折衷必须在设计周期的早期进行，即
在芯片实现和可能的选项变得极其有限之前。现阶段，综合电路的电气性能应考虑物理设计择
影响是至关重要的，反过来也是如此。一旦芯片设计最终成型，满足设计要求的负担就落在封装设计上
在人员的肩膀上，一旦发现很难进行包装，设计公司就不可能改变地图。允许设计师同步物
电气设计的折衷可以保证集成电路在尽可能短的时间内满足其性能和成本目标。
就封装设计本身而言，如何合并逻辑？
IC
、
RFIC
、无源元件和机械部件到单个衬底，保证
性能是最大的挑战，
具体包括：
集成无源元件的专用成型工艺，
3D
结构验证，
复杂信号的完整性，
电源传输性能和系统级功能模拟。
也正是基于对这些设计挑战的充分理解和把握，
Cadence-SIP
才有能
被世界上大多数封装企业采用的实际工业标准。
Cadence
公司先进的包装设计工具是完全满足不同阶段需求的升级平台。以下是我们
简介：
1.
Allegro(R)DesignAuthoring
原理设计及输入
AllegroDesignAuthoring
是
SiP
，
MCM
，
PCB
一般原理图设计及输入工具。
通过协作设计，最大限度地提高工作效率。设计可以在工作表或模块级别上划分，每个设计师都可以
指定一个或多个模块或工作表。无论有多少设计师同时从事同一设计的不同部分，他们都不会互相做
干扰。然后可以组合多个设计阶段，然后在
Allegro
布局在布局设计工具中。这种同步设计方法使
AllegroDesignAuthoring
大型设计效率极高。设计师可以同时设计主板布局和电路图。
AllegroDesignAuthoring
或
Allegro
设计工具中的任何变化都可以定期合并和同步。
AllegroDesignAuthoring
里的
SchematicEditor
无需进入即可创建平铺或层次化设计
“
hierarchical
”或“
occurence
模式。它提供了一个交叉参考器，在电路图上添加参考注释，以实现绘制电源
便捷的网络跟踪路图。
你还可以用
SchematicEditor
快速放置多个分立元件。
例如，
要安放
512
个与
512bit
连接总线的电阻器只需在总线上放置一个电阻器，并指定需要放置
512
这样的元件，
SchematicEditor
就会将
512btis
连接到
512
，设计中需要放置和显示的图形元件数量大大降低。