1.外部扩展存储器时，作为数据(Data)总线(如图1所示D0~D7为数据总线接口)
2.外部扩展存储器作为地址(Address)总线(如图1所示A0~A7为地址总线接口)
3.不扩不扩展，可以做一般I/O使用时，内部没有上拉电阻，作为输入或输出时，应将外部拉电阻连接起来稍后详细介绍）。
内部有上拉电阻。
1.扩展外部存储器时，用作地址总线(如图1所示)A8~A地址总线接口15)
2、做一般I/O使用口，内部有上拉电阻；
除了作为I/O使用外部(内部有上拉电阻)和一些由特殊寄存器设置的特殊功能。具体功能请参考我们后面的引脚说明。
介绍这四个I/O口中提到了上拉电阻，那么上拉电阻是什么呢？他扮演什么角色？据说是电阻，当然是电阻，当作为输入时，上拉电阻会提高电位，如果输入为低电平，可以提供电流源；所以如果P作为输入，0口处于高阻抗状态，只有外部上拉电阻才能有效。
图2(注:这张图只是P一个0口，也就是说，P0口有8个相同的结构)
图3
锁定器由两个三态输入缓冲器和一个输出驱动电路组成
访问外部存储器时，P0是真正的双向口，当P0输出地址/数据信息时，CPU内部控制电平1打开上门，使模拟开关MUX通过反相器和数据通过地址/数据信息T1连接(我们称之为上述场效应晶体管FET为T1，下面的场效应管FET为T2)；
输出的地址/数据信息由门驱动T1.通过反相器驱动T2，是两个FET构成推拉输出电路；
如果地址数据信息为0，则该信号使T1截止，使T导通(反相器作用)T根据场效应晶体管的特点，接收到的信号为1，T2导通)，若T2导通，那么T上下两个N极导通，而发射极(下N极)接地信号为0P0口相当于接收0信号；
如果地址数据信息输入1，则信号使T2截止，使T1导通，在T在导通的情况下，T1的上下N极导通，使得VCC与P输出相同的高电平，即1信号；
若从P从引脚输入缓冲器进入内部总线的0口输入信号；
CPU内部发布控制信号0，封锁和门，使T1截止日期，模拟开关同时使用MUX将锁定器的非Q端与T两端的栅极接通；
在P当0口作为输出时，由于非Q端和T2的倒相效应，然后内部总线上的信息和到达P0口信息是一样的，只要脉冲添加到锁定器中CL端，内部总线上的信息P0的引脚上；
但因此T二是漏极开路输出，因此需要外拉电阻。
当P当0作为输入时，由于信号被添加到T加入以下三态缓冲器。现在我们假设我们刚刚输出的信号是0，即输入锁定器的数据是0T2使T2导通，这样P0引脚上的信号被接收T2钳在“0”电平上，这样就使输入的“1”无法读入。然后，在输入信号之前，我们必须在锁定器的Q端上写1，而非Q则是0T截止日期，这就是所谓准双向口的解释。但在访问片外存储器时，CPU将1自动写入锁存器Q，因此对于用户来说，P作为数据/地址总线，0口是真正的双向口。
(三) 让我们谈谈为什么要拉电阻
图4
由于P0口内部没有上拉电阻，是泄漏，无论驱动能力有多大，相当于没有电源，需要外部电路，在绝大多数情况下P0口必须加拉电阻。作为一般的I/O口时，当P0口用来驱动PNP(如上图4所示)管道不需要拉电阻，因为此时低电平有效；当P0口用来驱动NPN管道时，需要拉电阻，因为此时只有当P0到1时，才能使后端导通。
其实说白了，上拉就是通过电阻钳将不确定信号放在高电平！电阻同时起限流作用！
上拉电阻是从电源高电平到输出端的电阻
第一，如果使用电平OC(集电极开路，TTL)或OD(漏极开路，CMOS)输出，那么没有上拉电阻就不能工作， 这很容易理解。如果管道没有电源，则无法输出高电平（这可以解释我们在这里的原因）
第二，如果输出电流相对较大，输出电平将降低（当电路中有上拉电阻时，但电阻过大，压降过高），可以使用上拉电阻提供电流重量， 拉高电平。(即并存电阻IC内部上拉电阻， 让它的压降小一点)。事实上，这些都是根据需要的。工作在线范围内的上拉电阻不能太小。当然，门电路电平的匹配也会通过这种方式实现。
51系列单片机P0口作为通用I/O使用出口时，内部输出电路为OD(漏极开路，CMOS)，必须外接上拉电阻才能有高电平输出；而P1、P2、P3口内输出电路有上拉电阻，因此无需连接上拉电阻（这里无需连接上拉电阻是相对的。如果遇到第二种情况，需要适当添加上拉电阻以减少压降）。