今日说法：上拉、下拉电阻
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在电路设计中，我相信你总是看到两个名字：上拉电阻和下拉电阻，但我不知道你是否对他们有详细的了解。今天我们来谈谈上拉和下拉电阻。首先，让我们看看定义。
一、定义
上拉是指通过电阻钳将不确定信号放置在高电平，电阻同时起限流作用，下拉也是如此。上拉是向设备注入电流，下拉是输出电流；弱强度只是上拉电阻的电阻值不同，没有严格区分；非集电极（或漏电极）开路输出电路（如普通门电路）提高电流和电压的能力有限，上拉电阻的功能主要是集电极开路输出电路输出电流通道。
二、上下拉电阻
1、提高电压准位：
a. 当 TTL 电路驱动 COMS 如果 TTL 电路输出的高电平低于 COMS 电路最低电平(一般为 3.5V）， 需要在这个时候TTL 为了提高输出高电平值，输出端连接上拉电阻。
b. OC 为了提高输出的高电平值，门电路必须增加拉电阻。
2.增加输出引脚的驱动能力，一些单片机管脚经常使用上拉电阻。
3、N/A pin 在COMS在芯片上，为防止静电损坏，不使用的管脚不能悬挂，一般连接拉电阻产生降低输入阻抗， 提供泄荷通道。同时，管脚悬挂更容易受到外部电磁干扰。
4、电阻匹配，抑制反射波干扰：长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。
5.预设空间状态/缺电位 CMOS 输入端连接或下拉电阻是为了预设缺电位。当您不使用这些引脚时，这些输入端下拉 0 或上拉接 1。在I2C在总线等总线上，自由状态由上下拉电阻获得。
6.提高芯片输入信号的噪声容量：如果输入端处于高电阻状态，或高电阻输入端处于悬挂状态，则需要增加拉或下拉，以免接收随机电平，影响电路工作。同样，如果输出端处于被动状态，则需要下拉，如果输出端只是三极管的集电极。从而提高芯片输入信号的噪声容量，提高抗干扰能力。
电源到元件之间称为上拉电阻，其功能是使脚在高电平到元件之间称为下拉电阻。其功能是使脚在低电平上拉电阻和下拉电阻的范围由设备确定（我们通常使用10K) 。
一般来说，上拉或下拉电阻的作用是增加电流，增强电路的驱动能力。例如，51p1口，还有，p0口必须连接拉电阻才能用作io口使用。
上拉和下拉的区别在于拉电流和灌电流。一般来说，灌电流大于拉电流，即灌电流驱动能力强。
三、选择上拉电阻值的原则
1.考虑到芯片的节能和灌电流能力，应足够大；电阻大，电流小。
2.从保证足够的驱动电流到足够小；电阻小，电流大。
3.对于高速电路，上拉电阻过大可能会使边缘变平，综合考虑。
通常以上三点为1k到10k对下拉电阻也有类似的选择。
四、原理
上拉电阻实际上是集电极输出的负载电阻。无论是开关应用还是模拟放大，这种电阻的选择都不是拍头。在线工作范围不多说，这里讨论的是晶体管是开关应用，所以只谈开关方法。找个TTL设备的数据可以单独查看最。内部有负载电阻。根据不同的驱动能力和速度要求，该电阻值不同。低功耗电阻值大，快速电阻值小。然而，芯片制造商很难满足应用程序的需要。不可能制作多种相同的功能芯片。因此，他们根本不制作这种负载电阻，而是由用户自由选择外部电阻，因此会出现OC、OD输出芯片。
由于晶体管在数字应用中工作在饱和截止区，负载电阻要求不高，电阻值小到损坏最终晶体管，输出上升时间满足设计要求，可以正常工作。但也要考虑电路设计是否优秀。集电极输出的开关电路，无论是打开还是关闭，总是连接到地面。当晶体管通过负载电阻通过晶体管到地面时，电流从负载电阻通过负载输入电阻到地面。
如果负载电阻选择小功耗大，在电池供电和小功耗系统设计中应尽量避免，如果电阻选择大，会带来信号延迟，因为负载输入电容通过无源拉电阻充电，电阻上升时间越长，下降边通过有源晶体管放电，时间取决于设备本身。因此，设计师在选择上拉电阻值时，应根据系统的实际情况考虑功耗和速度。
从IC(MOS从工艺角度解释输入/输出引脚。
对于芯片输入管脚，如果悬挂在系统板上不与任何输出脚或驱动连接)，则更危险。因为很有可能输入管脚内部电容电荷的积累会使其达到中间电平(例如1).5V)，输入缓冲器PMOS管和NMOS管道同时导通，在电源和地面之间形成直接通道，产生较大的泄漏电流，长时间可能损坏芯片，中间电平会导致内部电路逻辑（0或1）判断混乱。连接上拉或下拉电阻后，内部电容相应充电(放电)至高(低)电平，内部缓冲器仅为NMOS(PMOS)管导通， 电源到地不会形成直流通道。(防止静电损坏， 由于芯片管脚的设计通常会增加保护电路， 反而没必要)。
2.输出管脚：
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1)正常输出管脚(push-pull型)，一般不需要连接上拉或下拉电阻。
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2)OD或OC(漏极开路或集电极开路)型管脚需要外部拉电阻来实现线路和功能（多个输出可以直接连接。典型的应用程序是：系统板上的多个芯片INT(中断信号)输出直接连接，然后连接上拉电阻， 然后输入MCU的INT引脚, 实现中断报警功能)。
其工作原理如下：
正常工作时，OD型管脚内部NMOS管关闭， 外部处于高电阻状态，外部上拉电阻使输出处于高电平(无效中断状态)；OD型管脚内部NMOS管接通， 由于其导电阻远小于上拉电阻，输出处于低电平(有效中断)。MOS电路上下拉电阻值应为几十到几百K。
(注: 答案不涉及TTL工艺的芯片，也未曾考虑高频PCB阻抗匹配、电磁干扰等效果在设计中需要考虑。
1.芯片引脚上注明的上拉或下拉电阻是指设计在芯片引脚内的电阻或等效电阻。该电阻的目的是在用户不需要使用该引脚的功能时，将该引脚设置为缺失状态，无需添加元件。 CMOS 输入端悬空。使用时要注意，如果这个缺失值不是你想要的， 您应该将输入端直接连接到您需要的状态。
2.如果这个引脚是上拉的，可以用来 "线或" 逻辑. 其他连接漏极开路或集电极开路输出的芯片，构成负逻辑或输入。如果是下拉，可以形成正逻辑 "线或"，但外接只能是 CMOS 由于高电平漏极开路芯片输出， CMOS 输出高，低电平分别由PMOS 和 NMOS 的漏极给出电流，可以做成 P 漏开路或 N 漏开路。而 TTL 高电平由源极跟随器输出电流 "线或"。
3、TTL 到 CMOS 的驱动或反之，原则上不建议用上下拉电阻来改变电平，最好加电平转换电路。如果两边的电源都是 5 伏，可直接连接但影响性能和稳定性，特别是 CMOS 驱动 TTL 时间。当两侧逻辑电平不同时，必须用电平转换. 电源电压 3 伏以下时，建议不要使用直接连接，更不要使用电阻拉电平。
4.芯片的外部电阻由应用程序决定，但在逻辑电路中使用电阻拉电平或提高驱动能力是不可行的。需要改进驱动应加驱动电路。有专门的芯片来改变电平，包括长期接收。
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完
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