3.1.1.8PCIE参考时钟
3.1.1.8.1热拔插
3.1.1.8.2时钟扇出
3.1.1.8.3时钟依赖关系
3.1.1.8.3.1扩频时钟(SSC)源
3.1.1.8.4交流耦合和偏置
3.1.1.8.5走线长度
3.1.1.8.6参考时钟规格
3.1.1.8PCIE参考时钟
为减少抖动，控制辐射和串扰，并考虑未来硅制造工艺的变化，本规范采用低压摆幅差分钟，如3.1.1.8.6节所示。
①参考时钟来自系统板，由外设板和/或Switch板的Upstream端口接收。
②参考时钟也可以来自Switch板材由外设板和/或连接Downstream端口的Switch板接收。
系统板和Switch板提供的链路应为100个链路专用MHz参考时钟允许下游外围槽，Switch和Switch点对点连接板。系统板和Switch板可设计成链路和正确的100MHz参考时钟配对很重要。因此，背板应该这样布线：使连接器引脚中列出的编号Link将布线分配到插槽或设备，并将布线分配到相同编号的100 MHz参考时钟，
时钟符合标准的信号参数LVPECL(低压正射极耦合逻辑)驱动背板。允许使用其他逻辑系列，以满足本章提供的信号摆动、上升/下降时间、相位抖动等要求。为了尽量减少系统板上的一个时钟对另一个时钟的干扰，以8GT/s由系统板提供的任何未使用的时钟都应端接时钟。还建议将时钟输出到未插卡的外围板，关闭空闲槽位置的参考时钟。这使得时钟扇出设备的抖动性能最好。
第3.1.1.8.第七节提供了一个参考时钟相位抖动规范，独立于时钟源和任何风扇要求。
任何设计在板或专有背板上的设备，并从背板接收参考时钟，应包括交流耦合，如章节3.1.1.8.4所述。该装置还应包括将信号转换为适合接收的信号PCI Express设备的偏置。关于交流耦合的章节提供了一个推荐的偏置网络，尽管电路板设计者必须保证信号完整性参数是满足的。
3.1.1.8.1热拔插
时钟源可以提供时钟禁用功能，以允许未使用槽的时钟处于未激活状态。这减少或防止来自未端接时钟信号的电磁干扰。然而，系统设计时应考虑，在所有时钟信号是激活状态下应符合兼容性，与某个特定的插槽是否安装板卡无关。
支持热插拔的外设板应提供三态或强制到静态不激活水平，提供时钟禁用机制，防止任何未上电的外设板PCI Express设备损坏。任何时钟禁用机制都应对相位抖动产生最小影响。
3.1.1.8.2时钟扇出
与大量支持PCI Express外插槽的连接通常需要添加PCI Express Switch，提供必要的风扇，作为标准板或专有实现。通过PCI Express为了保持点对点连接和信号完整性，必须生成参考时钟的副本。
参考时钟的扇出应通过LVPECL或类似的设备完成。LVPECL如果设备从常用的电源轨运行正确，则附加相位抖动极低。
本规范所有参考时钟相位抖动要求均应满足风扇设备和风扇设备。
3.1.1.8.3时钟依赖关系
本规范的主要目的是为主流市场设计的(带有一个或多个外设板的系统控制器)PCI Express设备有特定的时钟要求。链路两端端口传输数据的速率必须始终保持在600ppm以内。要求允许这样做±300ppm偏差码率时钟源。
对于1型外设槽的计算机引擎设计和系统槽，应提供控制。安装在外设槽位置时，参考时钟不会驱动到背板。需要监控来支持这样的系统架构引脚。它必须基于该配置本身。当插入系统槽时，将参考时钟驱动到背板上，或在插入类型1外设槽时接收时钟。
3.1.1.8.3.1扩频时钟(SSC)源
标称数据速率的数据速率 0% ~ 0.5%范围内进行调制，调制速率范围不超过30kHz ~ 33kHz。300ppm要求仍然存在，需要调制两个通信端口，使其总差异不超过600ppm。对于大多数实现，这需要使用SSC在调制数据时，链路的两个端口都需要相同的参考时钟源。
参考时钟应在接收差分时钟的电路板上交流耦合。建议值为0.1 uF，尽管允许在第三位使用.1.1.8.在6节中提供的信号完整性和上升/下降时间规格中的其他电容值。/p>
在AC耦合之后，需要适当的偏置，以满足外设板上设计的PCI Express器件的输入要求。LVPECL电平标准的端接建议如图3-13和图3-14所示，将DC偏置电平转换为符合主流PCI Express器件的标准。
3.1.1.8.5走线长度
在接收器的数据流中和设备的输入之间的相位延迟必须小于10ns。最大参考时钟不匹配和最大PCI Express通道长度的组合可能造成最大7ns延迟。剩余的时间分配给Tx和Rx设备内部插入延迟的差值。
系统控制器、外围设备、Switch和背板组件上的任何给定时钟对中的每个信号的走线必须在长度上很好地匹配(＜0.005英寸【0.0127厘米】)。它还必须与其他非时钟信号保持适当的间隔，以避免过多的串扰。
主板上参考时钟差分对的路由长度应大于2英寸（5.08厘米）且不超过4英寸(10.16厘米)。
假设PCI Express的最大走线长度为20英寸（50.8 cm），在背板上实现的参考时钟布线的长度应在5英寸内匹配(12.7厘米)。这种匹配要求可以通过更短的PCI Express布线长度来放宽。不隐含特定的最小或最大布线长度。
3.1.1.8.6参考时钟规格
下表提供了时钟源连接器上的信号电平要求，以及接收机应该期望的最坏情况差分信号电平。