1、用与非门等设计全加法器？
192页的数字电子技术基础。通过摩根定律化和非门实现。
2、A,B,C,D,E投票，大部分服从少数，输出是F(也就是如果A,B,C,D,E中1的个数比0 多，那么F输出为1，否则F为0)，用非门实现，输入数量没有限制？(与非-与非形式)
先画卡诺图简化，化为和或形式，再取反两次。
3、画出一种CMOSD锁存器的电路图和地图？
4、LATCH和DFF概念和差异？
5、latch与register为什么现在多用的区别？register.在行为级描述中latch它是产生？
latch是电平触发，register边缘触发，register按照同步电路的设计理念，在同时钟边缘触发动作latch异步电路设计往往导致时间分析困难和应用不当latch会浪费大量的芯片资源。
6.用D触发器制作二分频电路？画逻辑电路？ 
实际工程设计一般不采用这种设计方式，二分频一般通过DCM实现DCM得到的分频信号没有相位差。
7.状态图是什么？
状态图描述了时序逻辑电路的状态转移规律以及输出与输入之间的关系。
8.用你熟悉的设计方法设计一个7进制循环计数器，可预置初值，15进制？
9.你知道哪些可编程逻辑器件？
PAL，PLA，GAL，CPLD，FPGA
10、用Verilog或VHDL写一段代码，消除一段代码glitch（毛刺）？
传输的信号可以通过两级触发器消除毛刺。（这是我自己的方式：消除毛刺需要满足一定的条件，不能保证可以消除）
11、SRAM,FALSHMEMORY,DRAM，SSRAM及SDRAM的区别?
SRAM：静态随机存储器存取速度快，但容量小，掉电后数据会丢失，不像DRAM 需要不停的REFRESH，制造成本高，通常用作快速提取(CACHE) 使用记忆体。
FLASH：闪存，存取速度慢，容量大，掉电后数据不会丢失
DRAM：动态随机存储器必须不断加强(REFRESHED) 电位差，否则电位差会降低到每个记忆单位无法有足够的能量表现的状态。SRAM便宜，但访问速度慢，耗电量大，常用于计算机内存。
SSRAM：即同步静态随机存取存储器。SSRAM的所有访问都在时钟的上升/下降沿启动。地址、数据输入和其它控制信号均于时钟信号相关。
SDRAM：即同步动态随机存取存储器。
12.复用方法有四种，分为多路复用，另外三种写出来？
四种复用方式：频分多路复用（FDMA），时间多路复用（TDMA），多路重用码分（CDMA），波分多路复用（WDMA）。
13、ASIC什么时候修改设计过程？Setup time violation 和Hold time violation?如何修正？
解释setup和hold time violation，画图说明，说明解决方案。
给出一个组合逻辑电路，分析逻辑功能。
组合逻辑电路的分析是找出给定逻辑电路输出与输入的关系，并指出电路的逻辑功能。
分析过程一般按以下步骤进行：
1:根据给定的逻辑电路，从输入端逐步推导出输出端的逻辑函数表达式。
2.根据输出函数表达式列出真值表；
3:用文字概括处电路的逻辑功能；
15.如何防止亚稳态？
亚稳态是指触发器在规定时间内无法达到可确认状态。当触发器进入亚稳态时，不能预测单元的输出电平，也不能预测输出何时稳定在正确的电平上。
在此稳定期内，触发器输出一些中间电平，或可能处于振荡状态，这种无用的输出电平可以沿信号通道上的每个触发器级联传输。
解决方法：
1 降低系统时钟频率
2 反应更快FF
3 引入同步机制，防止亚稳态传播(可采用上述两级触发器)。
4 提高时钟质量，快速改变边缘的时钟信号
16、基尔霍夫定理的内容
电流定律和电压定律包括基尔霍夫定律：
电流定律:在集总电路中，流向某个结点的电流之和在任何时该结点流出的电流之和。
电压定律：在集总电路中，在任何时刻，沿电路中的任何电路绕行一周，电势之和恒定于电阻上的电压降之和。
17.描述反馈电路的概念，列出其应用。
反馈是将输出电路中的电量(电压或电流)输入到输入电路中。
反馈类型包括：电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈。
负反馈的优点：降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效扩大放大器的通频带，自动调节。
负电压反馈的特点：电路输出电压趋于恒定。
负电流反馈的特点：电路输出电流趋于恒定。
无源滤波器：该电路主要有无源元件R、L和C组成
有源滤波器：集成运输和运输R、C具有无电感、体积小、重量轻等优点。
开环电压增加和输入阻抗高，输出电阻小，形成有源滤波电路后也具有一定的电压放大和缓冲作用。但集成放电带宽有限，目前有源滤波电路的工作频率难以很高。
19、给了reg的setup，hold时间，中间组合的逻辑delay范围。
Tdelay < Tperiod - Tsetup – Thold
Tperiod > Tsetup Thold Tdelay (用于计算最高时钟频率)
Tco= Tsetup Thold 即触发器的传输延迟
时钟周期为20T,触发器D寄存器到输出时间(触发器延迟)Tco）最大为T1max，最小为T1min。组合逻辑电路最大延迟T2max,最小为T2min。问，触发器D2的建立时间T3.保留时间应满足哪些条件？
T3setup>T T2max 数据稳定的时间(越大越好)，一个时钟周期T加上最大的逻辑延迟。
T3hold>T1min T2min 数据在时钟数据保持的最短时间必须大于最小延迟，即T1min T2min