随着高性能计算机的发展，系统带宽在许多领域的要求越来越高。因此，采用新的总线技术已成为实现高速数据传输的必然趋势。2005年PICMG 提出了CPCI-E 协议开辟了新的高速总线。CPCI-E 本质上是高速PCI-E 基于欧卡规格的实现，总线在解决高带宽问题的同时，具有高可靠性和坚固性，并支持模块化和热插拔。CPCI-E该系统适用于各种需要高性能、高可靠性的领域。
在CPCI-E 背板通常用于连接系统中的各种功能板，因此背板设计的质量直接影响系统的适用性、兼容性和可靠性。本文旨在设计一种CPCI-E背板，使其高速CPCI-E 该系统为传统提供了丰富的互连接口CPCI 该系统具有一定的兼容性。然而，高速传输带来了以往低速传输中可以忽略的信号完整性问题，如反射、串扰、延迟、衰减、电源完整性等。这些问题成为影响信号质量和系统稳定性和可靠性的因素。
为使背板通用，支持模块化，请参考设计CPCI-E 协议PICMG EXP． 0 R1． 0.规范中定义了6 类插槽，如表1所示 所示［1］。
表1 插槽类型
表1 中XJ1 为UPM 支持热插拔的电源连接器；XP2、XP3 为ADF 主要用于差分信号传输的连接器；XP4 为eHM 连接器，特别是PICMG EXP． 0 R1． 0 而设计; P1、P2、P3、P4、P5 为HM 广泛的连接器CPCI使用系统。
背板逻辑图设计如图1所示 所示。
图1 CPCI-E 背板原理图
图1 中，Type1 型插槽提供PCI-Ex16 该通道可用于显示卡等高带宽设备卡，这个插槽也可以向下兼容PCI-Ex8 /x4 /x2 /x1 的Type1 型/Type2 型设备卡; Type2 可支持型插槽PCI-Ex4 /x2 /x1 的Type2 型设备卡; 可插入混合插槽PCI-Ex1 的Type2 型设备卡， 32 位的CPCI 卡，或者含有eHM 连接器的PXI 卡; 作为混合槽插接PCIE-PCI Bridge 卡时，标准CPCI 支持传统的槽CPCI 设备卡。
本背板为兼容CPCI 背板设计标准设备卡CPCI 系统槽中的槽P4 上定义32 位PCI 总线信号，并与CPCI 槽的P1 互连。同时，混合槽P1也定义了32 位的PCI 总线信号，和CPCI 槽的P1 互连。从系统槽到混合槽再到总线的布线方式CPCI 菊花链槽式。若主板对外提供PCI 信号，则CPCI 支持任何6的槽U 的32 位CPCI 功能卡。此时，混合槽P1 不能使用，只支持Type2 型设备卡。如果CPCI 不使用槽，混合槽可支持32 位CPCI或包含功能卡eHM 连接器的PXI 功能卡。若主板不对外提供PCI 当系统需要插入信号时CPCI设备卡可插入混合槽PCIE-PCI 转换卡，为CPCI 槽提供PCI 总线。
满足各设备卡I /O 除混合槽外，还预留需求P3、P4、P5 根据具体使用要求定义连接器和信号。
合理的连接器布局可以缩短关键信号的接线距离，从而减少信号的完整性。本设计中的关键信号是PCI-E 考虑到通道数的差异，将包含信号PCIEx16 通道PCI-E 信号的Type1 类型槽靠近系统槽布置，然后布置包含PCIEx4 通道的Type2 型槽和含PCIEx1 通道的混合槽，最后布置CPCI 槽。背板设计ATX 电源连接器，以适应系统背板供电的需要。背板布局如图2所示 所示。
图2 背板布局图
在高速背板的互连设计中，为了保证高速信号的可靠传输，必须准确分析和解决信号完整性问题。背板的最高设计频率为5。 0GHz，信号完整性的主要考虑因素包括反射、串扰和介质损失2。在高速的PCB 中线必须等效为传输线。根据传输线理论，如果源端与负载端阻抗不匹配，则会引起反射。负载将部分电压反射到回源端，反射系数为ρ = ( ZL － Z0
) /( ZL Z0) 。反射的发生会导致信号波形的过冲、下冲和振铃。如果反射信号强烈，很可能会改变逻辑状态，导致接收数据错误。
如果发生在时钟信号上，可能会导致时钟边缘不单调，进而导致误触发。高速差分链路的阻抗不连续主要是由于连接器的插针和孔的阻抗变化，以及接线的几何形状线的变化。
串扰是指电磁能通过互容和互感耦合对相邻传输线产生的噪声干扰。感性串扰和容性串扰分别导致耦合电流和耦合电压。在高速背板系统中，由于布局布线的限制，多路差分信号可能同时长期平行，由于电磁场的作用，相邻的传输线会串扰相邻的差分信号。
当多条传输线同时串扰一条传输线时，串扰会叠加在被攻击的传输线上。
线间耦合强度是影响串扰的关键因素，所以减少信号线与干扰源的耦合强度是减少串扰的有效手段。另外，高速PCB 串扰与信号上升时间、反射、信号线与参考面的距离密切相关。串扰会抖动和扭曲干扰信号，严重串扰会导致误触发和时间延迟。由于布局布线的局限性，高速串扰PCB 中不可避免。为了优化系统的整体性能，在减少串扰的同时，应充分考虑信号完整性的其他方面。
高速PCB 当频率达到达到Gbps 传输线不仅延迟了信号，还产生了皮肤效应和介质损失。皮肤效应是随着频率的增加，大部分电流将集中在外部导体上的现象。皮肤效应造成的损失与频率的平方根成正比，与线路直径成正比。
图3 50in 带状线损失曲线
随着频率线性的增加，介质损失是传输线周围能量的损失。如图3 本设计为50in 带状线损耗曲线的差异。从图中可以看出，介质损耗在高频率下开始占据主导地位。该频率点由介质的材料特性、线宽和覆铜厚度决定。在5GHz 总损失约为9. 0dB，接收峰压差比发送峰压差降低64%。如果发送差为800mV，峰值压差为288mV，高于PICMG EXP． 0 R1． 0 中对背板要求的276mV。根据文献3，传输线长度小于2万mil 情况下，一般不需要预加重处理。
在高速串行传输中，信号完整性问题可能导致波形畸变和闭合，最终无法正确识别接收端的信号，导致代码错误，严重影响系统性能。因此，应针对高速背板互连中的主要信号完整性，以提高系统的稳定性和可靠性。高速信号完整性的许多问题都是由不连续的阻抗引起的。阻抗突变控制在本设计中± 10% 在内，反射系数约为± 5% 以内。阻抗的连续性设计是基于差分信号线的特性阻抗要求。第一代PCI-E 差分特性阻抗要求为100Ω ± 20%，第二代PCI-E 的差分特性阻抗要求为85Ω ± 20%。为了兼容两个要求，将差异特性阻抗设计为92Ω ± 10%。首先，控制传输线的特性阻抗，影响因素如下： 差分线边缘距离、差分线与参考平面的距离、导线厚度、线宽、绝缘介质的介电常数。绝缘材料的选择更经济FR四、介电常数为Er = 4． 5。经过多次计算和调整，参数确定为表2 中所示。实际加工中选择绝缘材料厚度FR4 限制类型。如图4所示 如图5所示，带状线结构如图所示 所示。通过阻抗计算软件Polar Si8000 计算，如图6 和图7 微带线的差分阻抗为94。 18Ω，带状线差特性阻抗为87。 65Ω。
表2 传输线参数
图4 微带线结构图
图5 带状线结构图
图6 计算微带线阻抗
图7 带状线阻抗计算
为了满足差异特性阻抗的设计，需要设计PCB 相应设置板的叠层。由于带状线在抗串扰和电磁辐射方面优于微带线，为了增加带状线的布线层，背板为8 层板设计。如图8所示 选择顶层和第三层 层及第6 第二层是信号层 层是完整的地平面。第4、5 层为电源层，分别为5层V、3． 3V，使用电源层的原因是这两种电源相对分散。第7 层为12V 与地共过程中，确保信号线下为地。底层用作电源铺铜。这样可以用两层带状线走线，每个信号层可以用噪音相对较小的地平面作为参考平面。
图8 叠层设置
为保证布线的特性阻抗不发生太大突变，对布线要求如下：( 1) 为了防止特性阻抗突变，信号角设计为135 折线链接。( 2) 减少走线层的转换，避免因过孔和不同走线层阻抗而引起的阻抗突变。
( 3) 不使用颈线，T 型线及分支线。
( 4) 采用良好的换层方法使过孔分支最短。
作为板间互连介质，连接器对阻抗连续性至关重要。本设计选用了一家公司的差分连接器，特别是电信应用中的数据传输率高达10Gbps传输设计了高速差分信号。特殊设计的信号和地端使布线简单经济。此外，端子组装在坚固的外壳中，提高了抗震强度。连接器还采用优化的网格结构，为每对差分信号提供单独的参考，其差分阻抗为100Ω，在92Ω ± 10%要求之内
通常，为了避免差分走线间发生过多的串扰，主要进行以下几点要求［4］:( 1) 正确分配信道，使Tx 与Rx 之间用地屏蔽。( 2) Tx( 发送) 信号与Rx( 接收) 信号不要交错布线( 交错布线: Tx-Rx-Tx 或Rx-Tx-Rx) ，尽可能将Tx信号布在表面层，RX 信号布在内部层。( 3) 在布线狭窄区域，高速差分对间插入地屏蔽线，或一列地孔。( 4) 高速差分对间保持足够间距，如5* h、7* h、50mil 等，h 为信号线到参考面的高度。( 5) 高速差分对与其他高摆幅的控制信号或大电流的焊盘间保持足够的间距，如10* h，h 为信号线到参考面的高度。
图9 系统槽XP2 引线
本设计选用的差分连接器中每排有3 对差分信号，相邻两对差分信号间有地引脚隔离，如图9 所示。由于有3 个走线层，为了减少信号间串扰，相邻的差分信号在不同走线层传输。而且传输线不经过孔，每个差分信号均有唯一参考地平面。第1 层走线与第3 层走线使用同一个地参考平面，为了减小因此带来的相互干扰，走线时相互错开，如图10 所示。
图10 顶层和第3 层走线示意图
电源完整性直接影响最终PCB 的信号完整性，因此高速系统的电源完整性设计是保持高速电子线路信号完整性的关键。本设计中，在高速CPCI-E 背板中含有ATX 电源插槽，电源模块可以通过背板为整个系统供电，所以在背板上采取一些减少电源噪声的措施是保证系统正常稳定工作的必要手段。
评价电源完整性的指标主要是电源层与地层之间的频域阻抗。在工作频率范围内，小的频域阻抗可以使由瞬态电流产生的压降不至于引起信号误码。影响电源层间频域阻抗的主要因素有叠层设置和去耦电容。一般情况下，叠层设置优先保证信号的特性阻抗连续，所以在叠层设置确定的情况下要通过放置去耦电容以减小电源层间阻抗。去耦电容的作用范围和自谐振频率有关，自谐振频率越高作用范围越小。受作用范围限制，去耦电容应靠近去耦目标放置［5］。
本背板的电源完整性设计中，选择纹波系数为Ripple =5%，最大瞬态电流为IMAX =1A。对于3． 3V 电源，其目标阻抗经公式ZT = ( UDD × Ripple) /ΔI 计算为165mOhm。为合理选择电容并合理放置，本设计利用Cadence PI 对平面对的频域阻抗进行仿真分析。经软件计算及调整选择的容值和对应数量如表3 所示。
表3 选用电容种类及数量
图11 3． 3V 与地平面频域阻抗曲线
仿真结果如图11 所示，没有加去耦电容时，在55MHz 附近频域阻抗有一个14Ω 左右的峰值。背板上加了电容以后，在全频域内3． 3V 电源层与地平面层的阻抗均低于目标阻抗。
电容靠近各电源引脚放置。在系统中，背板上的去耦是不足够的，还需要对在高频工作的芯片做去耦设计。
为了验证背板的设计效果，设计了一个系统级仿真。系统中包含CPCI-E 主板、背板和板卡，传输线在主板和板卡中的差分特性阻抗与背板相同。板卡为PCI-E 转PCI 卡，插接在背板的混合型槽位。背板中的关键信号包括时钟信号和高速数据信号，所以针对时钟链路和数据链路进行仿真。
时钟链路由主板上的时钟缓冲器做驱动端，板卡上的XIO2000 芯片做接收端［6］。设置仿真频率为100MHz，这也是实际工作频率，仿真的眼图结果如图12 所示。可以看出接收端眼图虽然有一些变形，但是整体的睁开程度很大，说明时钟链路的硬件环境设计合理，能够满足传输要求。
图12 时钟接收端眼图
选择一条走线最长的PCI-E 数据链路，分别对其两个差分传输对进行眼图仿真。一个由CPCI-E 主板的芯片组驱动，经背板到板卡上的XIO2000 芯片; 另一个由XIO2000 驱动，芯片组接收。得到的接收端眼图如图13 和图14 所示。
图13 接收眼图( XIO2000 端)
图14 接收眼图( 芯片组端)
测量图13 中的眼图，眼高( 差分峰值电压) 为Vdiff = 267mV，眼宽Trx = 382ps; 测量图14 中的眼图，Vdiff = 296mV，Trx = 296ps。两个接收眼图的测量值均满足PICMG EXP． 0 所要求的Vdiff≥199mV，Trx≥220ps。
本文设计了一种CPCI-E 背板，此背板可以支持多种设备卡，在符合CPCI-E 协议的同时还对CPCI 实现了部分兼容; 对背板进行了针对性的信号完整性设计。通过系统级仿真的手段检验了关键信号的传输质量，结果表明背板设计合理，具有很好的传输性能。(参考文献略)