摘 由于CPCI总线的高速数据传输，基于CPCI总线控制卡的设计必须考虑信号完整性。从ＰＣＢ走线、电源和时钟电路３方面进行了信号完整性设计，提出了总线接口芯片９０５４的ＰＣＢ走线长度，并给出时钟电源的滤波电路以及电源滤波电容的配置方法。实验结果表明，完整设计的控制卡时钟电路显著提高了信号质量；控制卡电源电压波动小于5%，主机和控制卡通信速率达到117.97mbyte/s，接近理论极限值。验证了基于CPCI总线控制卡信号完整性设计的正确性。
如今，电子设备的运行速度越来越快，系统设计的复杂性和集成度也大大提高。基于传统方法设计的数字电路往往无法工作。在过去的低速时代，当电平跳变时，信号长期上升，设备之间的连接不会影响电路的功能；但在当今的高速时代，几乎所有的设计都遇到了信号完整性的问题。信号完整性是系统中信号的质量，即信号可以在所需时间内从源端传输到接收端。
１)单一网络的信号完整性；
2)两个或多个网络之间的串扰；
3)电源和地面分配中的轨道坍塌；
4)整个系统的电磁干扰和辐射。
信号完整性问题的表现形式包括铃声、反射、近端串扰、开关噪声、非单调、地弹、电源反弹、衰减、容性负载等。它涉及到更多的知识，是一个跨学科的知识系统。信号完整性技术主要应用于所有与高速信号传输相关的领域1-4，如计算机应用、通信设备、数字高清视频、高速集成电路设计等。
CPCI总线是能够满足高速数据传输要求的局部总线协议。在32位数据总线下，以峰值传输率132 MB/s工作。由于CPCI总线数据传输速率高，PCI9054总线接口芯片开关速度高，基于CPCI总线控制卡的PCB板设计必须考虑信号完整性。由于高速PCB设计涉及到许多信号完整性问题，本文仅从PCB布线、电源和时钟电路设计三个方面阐述了信号的完整性，并结合控制卡给出了应用实例。最后对时钟信号、电源信号及主机与控制卡通信速率进行了测试，验证了基于ＣＰＣＩ总线控制卡信号完整性设计的正确性。
CPCI总线控制卡的结构如图1所示。控制卡采用DSP2812作为处理器，PCI9054作为CPCI总线接口芯片，PCI9054和DSP的接口电路在FPGA中实现，AD7864作为A/D采集芯片，16C754作为串行通信接口芯片。CPCI总线接口、RS422接口、A/D采集接口、I/O接口和调宽波输出接口。
图１ 基于CPCI总线控制卡的结构
传输系统对输入信号的响应在很大程度上取决于系统的尺寸是否小于信号中最快电气特性的有效长度。如果有阻抗突变，信号将在导线中传输。如果线路很短，在源信号上升到高电平之前，反射信号回到源，则发射信号淹没在上升沿，信号波形变化不大；如果线路很长，发射信号达到高电平，反射信号到达源，则反射信号叠加在高电平位置，造成干扰。线长有一个临界值，大于此值，返回信号叠加在高电平处，小于此值的反射信号被上升沿淹没。这个临界值是临界长度，即在可容忍的范围内控制反射信号的干扰。如果连接长度小于临界长度，则电路主要表现为集总系统的特性；相反，分布电路需要端接电阻5。
实验中发现的经验数据是，当信号在PCB上行时延长到信号上升边缘的20%时，信号会产生明显的振铃。在PCB上传输信号需要一定的时间，在普通FR4板上传输速率约为6inch/ns。查看CPCI总线接口芯片9054数据手册，信号上升时间不小于1ns。对于上升时间为1ns的方波信号，当PCB走线长度大于1.2inch时，信号会有严重的振铃。因此，临界长度为1.2inch，即所有与芯片9054的连接应小于1.2inch。
在数字系统中，时钟信号比任何其他信号都快，负载最重。电源噪声是时钟抖动的最大原因之一，因此需要向时钟电源添加滤波器电路。添加电源滤波器的时钟电路如图2所示。
图２ 时钟电路
对于任何LC电路的组合，20DB的衰减频率为：
因此，电路的频带可以计算在14mHz以上，可以降低20dB的电源噪声。电路中的电阻R 防止滤波器谐振和R 与Ｃ、Ｌ 的关系为：
时钟信号也是最容易产生反射的信号。反射的信号会在源和终端之间形成多次反射。此外，传输线效应引起的过度电感和电容会导致信号振荡，即在逻辑电平附近上下振荡，导致系统失败。由于接线长度大于临界长度，需要在驱动端附近串联1个10~75Ω的电阻，作为源端端接器，解决信号反射问［６］。总线接口芯片9054与FPGA通过高速时钟分配器共用30mhz时钟振荡器，根据经验设计采用22Ω端接电阻。
在数字设备中，电源系统应达到两个基本目的：为数字信号转换提供稳定的电压参考，并为所有逻辑设备分配电源。
1)门电路之间采用低阻抗连接；
2)任何两个门电路电源引脚之间的阻抗应与地引脚之间的阻抗相同低；
3)电源与地之间必须有低阻抗路径。
连接电源和电路之间的走线称作电源分配线。两条平行电源分配线间的电感为：
X是线长，H 为两线平均间距，D为线直径，L为电感。
电源分配线对低频信号阻抗很小，满足电源与地面的低阻抗连接；随着工作频率的增加，电源分配线的电感开始带来麻烦，需要在电路板上放置一个大的旁路电容器，与电源并联，提供电源与地面之间的低阻抗连接；在一些更高的频率下，由于引脚电感的安装，旁路电容器失去了效果。为弥补大旁路电容的缺陷，可在电路板上安装较小的旁路电容阵列。旁路电容器总容量小于大。多级电源分配系统由电源分配线、大旁路电容器和小旁路电容器阵列组成，在整个工作频率范围内为每个逻辑器件提供低电源阻抗。
PCB设计遵循上述原则，采用4层板结构。中间两层为电源层和地层，外两层为信号层，符合低阻抗连接和低阻抗连接的两个标准。退耦电容采用目标特性阻抗法确定。目标特性阻抗是电源系统的瞬态阻抗，是快速变化电流的阻抗特性，即满足负载最大瞬态电流供应，电压变化不超过最大允许波动范围9。几乎所有的信号完整性公式都是基于近似性的，控制卡可以看作是一个有450个逻辑门的CMOS电路。已知每个CMOS门电路的负载为10pf，平均转换时间为5ns，设备允许电压波动为5%，电源电感为20nH。电源完整性设计主要由目标阻抗计算、电源线频率范围确定、大旁路电容计算、大旁路电容最高有效频率计算和工作频率高于最高有效频率计算五部分组成。
电路板上预期供电电流的最大阶段变化：
电路能容忍的电源噪声最大值：
最大共路阻抗是通过公式(4)和(5)2得出的:
已知电源电感等于20nH，得出电源线的适当频率：
旁路电容计算公式如下：
实际应用中取标准值100μＦ。
假设电容器有5nH 旁路电容的最高有效频率为：
1)转弯频率下电路的电感
2)表面安装电容器的典型串联电感是1nH ，总电感所需旁路电容数量：
3)电容阵列总阻抗必须小于Xmax，最小总阵列电容：
4)阵列中各部件的电容
通过以上计算，为了实现电路的电源完整性设计，需要在电源和地面之间安排10个μF的电容和11个0.15μＦ的电容。
在某些设备手册中，需要在每个电源引脚上添加去耦电容器或在芯片周围放置一定数量的电容器。这两种方法都是正确的，但从不同的角度处理问题。很多芯片制造商在参考设计中给出的都是局部去耦方式。芯片制造商关心如何提高他提供的特定设备的性能；也就是说，关注设备本身，而不是从整个电路系统的角度来处理电源去耦问题。在实践中，我们会发现单独去耦每个电源引脚是不现实的，空间根本不够。电源去耦设计是从整个电源分配系统的角度进行的。原则是在感兴趣的频率范围内最大限度地减少整个电源分配系统的阻抗；最终目标是用最少的电容器满足目标阻抗要求，降低安装和接线压力。
用示波器观测控制卡上９０５４的时钟信号，加端接器后的时钟信号如图３所示，将２２Ω电阻短接后的时钟信号如图４所示。
图３ 有端接电阻的时钟信号
图４ 没有端接电阻的时钟信号
由图４可以发现，由于反射的原因使得信号的波形非常不理想，存在严重的过冲、下冲和因此而形成的振铃效应，电平信号的判断很容易出现错误，这样的设计会导致整个系统设计的失败［１０］。再看加端接器后的时钟信号波形图３，可以发现信号的质量得到明显改善，整个链路的信号完整性得到了保证。
用示波器观测控制卡电源信号，得到３．３Ｖ电源波形如图５所示，１．８Ｖ电源波形如图６所示。
图５ ３．３Ｖ电源波形
图６ １．８Ｖ电源波形
由图５、６可见：３．３Ｖ电源波动小于０．１Ｖ，１．８Ｖ电源波动小于０．１Ｖ，均满足器件允许电压波动小于５％的指标。
在主机应用程序与控制卡通信期间，利用逻辑分析仪观测ＰＣＩ９０５４本地端的ＡＤＳ＃和ＢＬＡＳＴ＃引脚，获得数据传输时间，就可计算出主机和控制卡之间的数据传输速率。ＰＣＩ９０５４工作于Ｃ模式，主机采用无限突发的方式读取２５６个字节数据，信号波形如图７所示。
图７ ＤＭＡ无限突发读
由图７可见，主机利用无限突发ＤＭＡ方式读取数据，在数据传输过程中总线一直被占用。由数据传输周期２．１７μｓ，计算出无限突发数据传输速率１１７．９７ＭＢｙｔｅ／ｓ；由于设计中ＰＣＩ９０５４采用３０ＭＨｚ时钟晶振，其最大通讯速率为１２０ＭＢｙｔｅ／ｓ。实验测得数据传输速率接近理论极限值，所以基于ＣＰＣＩ总线控制卡的性能达到预期目的。
信号完整性问题是硬件设计中的核心问题。在理论基础上，建立简化的数学、物理模型是解决问题的关键。总结的高速ＰＣＢ设计规则经实践验证能够满足信号完整性要求。因此只要在设计之初对所有影响信号质量的因素通过一定的设计技术来控制，就可以减小信号畸变，实现信号完整性设计。(参考文献略)