1.对亚稳态的描述是错误的（A） A.多用几级寄存器打拍可以消除亚稳态。 B.亚稳态极不稳定，理论上可以长时间处于亚稳态。 C.亚稳态稳定到0或1，是随机的，与输入无关。 D.如果触发器的建文时间在数据传输中不满足Tsu和保持时间Th，亚稳态可能发生。
A 多级寄存器不能完全消除亚稳态
2.一段程序如下，在45这一刻，A B值是多少()？ fork begin A=1； #20 A=0； #30 A=1； #50 A=0; end begin B=1； #20 B=0； #30 B=1； #50 B=0. End join A.0，1 B.0，0 C.1，0 D.1，1
B fork-join的并行性
3.以下关于综合的说法哪不正确的() A.综合（Synthesis）简单来说就是将军HDL代码转换为门级网表的过程 B.综合由Translation和Mapping两步组成 C. Mapping把用GTECH由仓库元件组成的电路映射到特定制造商的工艺库 D. Translation是指把HDL语言描述的电路转换为使用GTECH由库元件组成的逻辑电路的过程 B Translation,Mapping,Optimization
4.功能覆盖率（Functional Coverage）100%可以说明:() A.DUT覆盖了100%的功能点。 B.功能覆盖率（Functional Coverage）对应的DUT响应是正确的。 C.一些值得注意的情况已经被测试覆盖。 D.验证工作可以结束
5.使用同时钟沿的同步数字电路，以下因素与最高工作频率无关：（ ） A.触发器之间最长的组合逻辑 B.触发器的建立/维护时间 C.时钟低电平持续时间 D.逻辑块之间连接布线的长度
6.同步电路设计setup time不满意，不能采取以下措施解决() A.增加时钟频率 B.减少信号延迟 C. pipeline D. retiming
7.以下说法是正确的 A.设计异步FIFO使用格雷码的主要原因是为了节省功耗 B.对单比特控制信号可以完全避免亚稳态 C.异步处理需要考虑发送和接收时钟之间的频率关系 D.试着剥离异步逻辑和同步逻辑，在不同的模块中实现 C 快时钟域到慢，慢到快，时钟呈倍数关系等 （ D）答案存疑
8.Moore状态机和Mealy状态机的区别在于（C）是否相关。 A.状态和输入信号 B.输出信号和状态 C.输出信号和输入信号 D.状态和输出信号
C Moore类型的输出只与当前状态有关，Mealy类型的输出也与输入相关
9.计算机执行程序时，在()的控制下，从内存中逐一取出指令、分析指令和执行指令。 A.控制器 B.运算器 C.存储器 D.I/o设备
10.相互固定、频率相同的时钟是同步时钟() A.正确 B.错误
11.下面的verilog代码： timescale 1ns/100ps initial clk=1’b0 always #100clk<= ~clk； 时钟频率为:() A. 5MHz B. 10 MHz C. 100MHz D. 50MHz
12.如果该class会继承，那该class所有定义的function/task都需要加virtual（） A.正确 B.错误 B 不需要添加，添加是为了防止修改内部值
13.bit、logic、reg都是4态数据类型 A.正确 B.错误 B bit是二态
14.关于亚稳态，以下说法是错误的() A.亚稳态的概率与设备工艺、时钟频率等有关 B.亚稳态两拍可以消除 C.在数字系统中，信号无法满足setup和Hold亚稳态容易发生 D.当触发器进入亚稳态时，不能准确预测寄存器的输出电平，也不能预测输出何时能稳定在正确的电平上
15.对于相同位数输入的变量比较器，大于和小于的面积相同 A.对 B.错误
16.以下关于低功耗的说法是不正确的: A.采用合理的power gating该方案可降低功耗。 B.clock gating可降低芯片功耗 C.降低数据的翻转率可以降低功耗。 D.无论设计大小，都要采用先进的工艺。
17.在System Verilog中，调用$write输出后可自动换行。 A.正确 B.错误
B $display自动换行
19.CPU装配线级数越多，CPU每个周期处理的指令越多()。 A.正确 B.错误
B 单周期CPU正确，多周期CPU每个周期的指令数与许多因素有关，因此X 20.以下哪一项不属于动态功耗？ （） A.电路短路功耗 B.电路翻转功耗 C.由二极管反向电流引起的功耗。 C 反向电流是静态功耗
21.数字电路用1和0分别表示两种状态，两者没有大小之分() A.正确 B.错误
22.芯片某一时间路径的维护时间不满足，可通过降低工作频率来满足维护时间()。 A.正确 B.错误 hold time可以增加电路的最低频率buffer改进hold time
23.在异步处理电路中，两级触发器的同步方法可以保证二级寄存器的输出没有亚稳态。 A.正确 B.错误 24.一个十进制数-3，定点位宽4bit，在Verilog语言中分别使用2进制补码 A.4’b1100 B.4’b1101 C.4’b1011 D.4’b0011
B 求负整数补码，将原码除符号位外的所有位置取反(0变1，1变0，符号位为1不变)，然后加1 25.systemverilog默认成员属性为() A.private B.public C.automatic D.local
26.格雷码的异步处理可以直接拍摄STA不需要特殊检查() A.正确 B.错误 A 异步操作不满意STA设计只能保证基本原则
27.电路和波形如图所示，正确输出的波形为()
A.2 B.1 C.3 D.4 B D触发器的基本知识（二分频） 28.某包处理器的工作时钟为125MHz，正常工作时，可以每32小时处理一个64字节的以太包。包处理器的处理性能是() . A.2G bps B.4G bps C.1G bps D.250M bps A 1MHZ=1 000 000 HZ 一个字节8个bit
在同步电路设计中，逻辑电路的时序模型如下： T1为触发器的时钟端到数据输出端的延时，T2和T四是连线延时，T三是组合逻辑延迟，T5.时钟网络延迟： 假设时钟clk的周期为Tcycle； 假设Tsetup. Thold分别是触发器setup time， hold time. 那么，为了确保数据采样正确(这条路径是multi-cycle以下等式必须正确：() A.T1 T2 T3 T4＜Tcycle- Tsetup T5，T1 T2 T3 T4＞Thold B.T1 T2 T3 T4 T5＜Tcycle- Tsetup，T1 T2 T3 T4＞Thold C.T1 T2 T3 T4＜Tcycle- Tsetup，T1 T2 T3 T4 T5＞Thold D.T1 T2 T3 T4＜Tcycle- Tsetup T5，T1 T2 T3 T4＞Thold T5 D setup和hold time 的计算
图片
30.为什么数字电路系统只使用二进制？ A.自然的本质决定 B.比十进制更简单 C.晶体管的特性决定 D.其他都正确
多选题(4分) 1.电路设计需要注意PPA，分别指（ ） A.功耗 B.性能 C.面积 D.成本 多选题(4分) 2.以下关于覆盖率收集结果的描述是正确的（ ） A.代码覆盖率高，功能覆盖率低，需要加强功能点覆盖率 B.代码覆盖率低，功能覆盖率高，往往是危险信号，表明功能覆盖率建模不完善 C.当功能覆盖率达到100时，代码覆盖率必须全部覆盖 D.代码覆盖率高，功能覆盖率高，标志验证往往处于收敛状态，需要加强各边界点和异常点的测试
多选题(4分) 3.可用于设计中不同时钟域隔离memory类型为（ ） A. two-port Register File B. single-port Register File C. single-port RAM D. dual-port RAM 多选题(4分) 4.芯片的工作条件主要是指() A.工艺 B.电压 C.温度 D.湿度
多选题(4分) 5.影响芯片静态功耗的因素有哪些？（ ） A.工作电压 B.负载电容 C.工作温度 D.翻转活动因子 E.工艺 ACE 负载电容，翻转活动因子都是动态功耗
多选题(4分) 6.下面哪些句子不能综合？（ ） A. genrate B. always C. time D. initial E. delays
多选题（4分） 7.在IC设计中，复位设计面临的主要问题包括（ ） A.时钟域的同步 B.去毛刺 C.可否做STA检查 D.对时钟的依赖程度
多选题（4分） 8.下面关于always语句的使用描述正确的是（ ） A.在组合always模块中使用阻塞赋值语句 B.在时序always模块中使用非阻塞赋值语句 C.避免在组合always模块中敏感信号列表中缺少信号 D.避免敏感信号列表中出现冗余信号
多选题（4分） 9.125MHz时钟域的多bit信号A[127：0]需要同步到25MHz时钟域，可能使用的同步方式有（ ） A.双向握手 B. DMUX C.打三拍 D.异步FIFO
多选题（4分） 10.某个时钟域的建立时间要求是3ns，保持时间要求是3ns，那么如下几个寄存器，存在时序收敛问题的是： A.数据在一个时钟周期内的连续稳定时间为6ns，且数据在触发器时钟有效沿前，保持稳定不变的时间为4ns， B.数据在一个时钟周期内的连续稳定时间为8ns，且数据在触发器时钟有效沿前，保持稳定不变的时间为4ns， C.数据在一个时钟周期内的连续稳定时间为8ns，且数据在触发器时钟有效治前，保持稳定不变的时间为2ns， D.数据在一个时钟周期内的连续稳定时间为6ns，且数据在触发器时钟有效沿前，保持稳定不变的时间的2ns，
ACD 只有B满足时序，选不符合的（B 整个连续有效时间为8ns，setup time为4ns,则hold time为4ns）
1.当一个乘法器需要10个cycle才能完成计算任务，对其需要设置multicycle，setup会设置为10，hold设置为（） A.9 B.不需要设置 C.10 D.1
2.以下工艺器件中，电阻值的最大的是（） A. AA B. Contact C. Poly D. VIA
3.当clock的周期是10ns，对于模块的input需要添加input delay，假设外部延迟是6ns，内部延迟是4ns，那模块的input delay需要设置为（） A. 5ns B. 6ns C. 4ns D. 10ns
4.以下叙述中，不正确的是（） A. N MOS位于PWELL中 B. P MOS的substrate是N参杂 C. POLY的电阻值比Metal高 D. P WELL的参杂浓度比P Sub高
5.以下对于MOORE/MEALY状态机的特点描述正确的是（） A. Moore状态机的输出仅与当前状态值相关，Mealy状态机的输出不仅与当前状态有关，也与当前输入值有关 B. Mealy状态机更容易出现错误 C. Moore状态机可以没有default状态 D. Mealy状态机的输出仅与当前状态值相关，Moore状态机的输出不仅与当前状态有关，也与当前输入值有关
6.已知Y=A(B)+B+(A)B，下列结果中正确的是（） A. Y=B B. Y=A C. Y=(A)+(B) D. Y=A+B
7.关于同步复位和异步复位说法错误的是（） A.异步复位在使用时，复位信号仍旧需要先经过同步后才能使用 B.同步复位在复位时会产生大的瞬态power C.异步复位容易在输出产生毛利，从而影响后续电路工作 D.在大fanout时，异步复位时序更容易满足
8.16bit有符号数0×C6的十进制数是（） A.-57 B.-56 C.-59 D.-58
- 0×6F5A的十进制数是（） A.28510 B.其他均不正确 C.67532 D.28506
10.16bit有符号数0×A7，其中低4bit为尾数，截掉后4bit，四舍五入后是（） A.0×9 B.0×8 C.0×A D.0×B
多选题（5分） 1.信号跨时钟域时，会出现亚稳态，其失效性和哪些因素有关__________ A.信号发射端的高存器输出信号的翻转率 B.信号发射端的寄存器时钟频率 C.信号接收端的寄存器时钟频率 D.同步寄存器的级数
2.哪些Verilog的写法是不能综合的__________ A.输入为变量的除法 B.循环边界未在编译时指定的for循环 C.含有时序电路的function函数 D.输入为变量的乘法
3.关于异步fifo说法正确的是____________ A.异步fifo的reset信号，可以经过时钟同步后直接使用 B.读写指针需要通过格雷码做过域处理 C.使用中，读写clock可以是同步的 D.地址格雷码过域时，信号延迟必须小于1个源时钟的周期
4.关于clock以下说法正确的是_____________ A.在clock path上可以使用OAI等组合控制逻辑 B.clock可以被当成data使用 C.在设计中尽可能的使用上升沿触发的逻辑 D.clock jitter越小越好
5.Hold violation可以通过__________方式解决 A.降低工作电压 B.升高工作电压 C.在capture clock path上插入clk buffer D.降低时钟频率 E.提高时钟频率 F.在data path上插入delay cell
6.以下说法正确的是__________ A.当工作电压从1.0V降低到0.9V，系统功耗会降低20% B.当工艺从0.18um升级到0.13um，工作电压和频率不变的情况下，芯片面积减小，功耗不变 C.85C的leakage power是25C的10倍 D.降低系统时钟频率一半，延长系统运行时间一倍，会降低系统的power
大题
1.使用Verilog编写三分频电路，输出为50%占空比(10分)
2.除法器的Verilog RTL实现。16bitA，8bitB。C=A/B （15分）
3.简要描述AHB总线协议。包括有哪些信号，简要描述信号的作用（15分）
1.以下关于 System Verilog 的描述， 正确的是 A sv 中可以用 logic 代替 Verilog 中的 wire 和 reg 类型 B sv 中， 定义成 reg 的信号会被综合成触发器 C sv 中的 function 语言不可被综合 D 其他都不正确 E sv 是提供给验证使用的， 因此其不能被综合
2.UVM 层次化结构中， 最顶层的部件类型是？ A uvm_test B uvm_root C uvm_root D uvm_component
3.数字信号上采样时， 一般需要添加什么样的滤波器， 完成功能为？ A 高通， 抗混叠滤波 B 低通， 抗周期延拓 C 低通， 抗混叠滤波 D 高通， 抗周期延拓
4.下列不属于异步总线的是？ A SPI B USB C UART D IIC 5.（） 电路的逻辑功能特点是， 任意时刻的输出仅仅取决于该时刻的输入， 与电路原来的状 态无关 A 静态逻辑 B 组合逻辑 C 动态逻辑 D 时序逻辑
6.在芯片设计流程当中， 通常会进行后仿真（post-simulation） ,关于后仿的作用， 以下说法 不正确的是 A 抽检 netlist 是否和 RTL 功能一致 B 抽检电路中是否出现有害的 glitch C 抽检时序是否有违规 D 抽检电路中是否存在亚稳态
7.以下关于异步处理正确的是 A 信号经过两级触发器即可完成异步信号的传递‘ B 只要信号传递的两端时钟频率不相等， 即认为是异步信号 C 异步复位信号需要经过同步处理后再使用是安全的 D 异步 FIFO 中使用格雷码传递异步计数器可以保证每一拍传递的数据都是准确的
8.关于跨时钟域电路的设计， 以下说法正确的是 A 单 bit 信号经两级 D 触发器同步后即可进行跨时钟域传递 B 采用单一时钟的电路不会产生亚稳态 C 异步 FIFO 的两个时钟频率相同也可以正常工作 D 跨时钟域电路当中的亚稳态无法消除
9.衡量数字通信系统传输质量的指标是 A 信噪比 B 噪声功率 C 语音清晰度 D 误码率
10.以下代码片段实现的电路功能是 Input [3:0] in; output [3:0] out; wire [3:0] a,b; assign a=in<<1; assign b=in>>3; assign out=a|b; A 对输入信号 in 先右移 3 位， 再左移 1 位 B 对输入信号 in 循环左移 1 位 C 对输入信号 in 循环右移 3 位 D 对输入信号 in 先左移 1 位，再右移 3 位
1/38一个八位D/A转换器最小电压增量为0.01V，当输10011100时，输出电压为（ ）V A 1.28 B 1.45 C 1.54 D 1.56
2/38下述概念中不属于面向对象这种编程范畴的是（） A对象、消息 B继承、多态 C类、封装 D过程调用
3/38组合逻辑电路通常由（ ）组合而成 A记忆元件 B门电路 C计数器 D以上都正确
4/38三极管作为开关时工作在什么区域（） A饱和区+放大区 B击穿区+截止区 C放大区+击穿区 D饱和区+截止区
5/38在C语言中（以16位PC机为例），5种基本数据类型的存储空间长度的排列顺序为（） A char<int<long int<=float<double B char=int<long int<=float<double C char<int<long int=float=double D char=int=long int<=float<double
6/38下面表达式计算结果为4的是（） A 11/3 B 11.0/3 C (float)11/3 D (int)(11.0/3+0.5)
7/38关于this指针使用做法正确的是（） A 保证每个对象拥有自己的数据成员，但共享处理这些数据的代码 B 保证基类私有成员在子类中可以被访问 C 保证基类保护成员在子类中可以被访问 D 保证基类公有成员在子类中可以被访问
8/38在timescale 1ns/10ps的条件下，仿真器在6125ps时的打印时间格式为（） A 6 B 61 C 613 D 6125
9/38下列描述中采用时钟正沿触发且reset异步下降沿复位的代码描述是（） A always@(posedge clk or negedge reset) if(reset) B always@(posedge clik or reset) if(reset) C always@(posedge clk or negedge reset) if(reset) D always@(negedge clk or posedge reset) if(resent)
10/38一个数组元素a[l]与下面哪个表示等价（） A *a+1 B a+1 C *(a+1) D &a+1
11/38在systemverilog中声明随机变量的关键词为（） A randa B randc C randomize D urandom_range
12/38在设计中出现端口和驱动该端口位宽不匹配的情况，verilog/systemverilog默认处理方法错误的是（） A如果端口的位宽和驱动该端口的信号位宽相同，则该值可以无变化的通过该端口 B如果驱动端口比端口的接收端的位宽多，则驱动信号的高位bit会被截断 C如果驱动端口比端口的接收端的位宽多，则驱动信号的低位bit会被载断 D如果驱动端口比端口的接收端的位宽少，则依据verilog的赋值规则进行高比特位扩展
13/38 linux下，删除文件命令是（） A mkdir B rm C mv D del
14/38 timescale 1ns/1ps fork begin #1;end begin #2;end join_none d i s p l a y ( display( display(time); 上述代码中需要等待多长时间？（） A 1ns B 2ns C 0ns D 3ns
15/38构成C语言程序的基本单位是（） A 函数 B 过程 C子程序 D 子例程
16/38 在veriliog HDL的always块语句中的语句是如何执行的 A 顺序 B 并行 C 顺序或并行 D 不一定
17/38在C语言中，一个int型数据在内存中占2个字节，则unsigned int型数据的取值范围为 A 0~255 B 0~32767 C 0~65535 D 0~2147483647
18/38以下哪些是第三代移动通信标准 A EDGE B TD-SCDMA C LTE D WIFI
19/38循环体至少被执行次的语句是 A for循环 B while循环 C do循环 D 任何一种循环
20/38 Verilog HDL中信号没有定义数据类型时，缺省为什么数据类型 A reg B wire C tri D z
多选题（共15题，每题两分）
21/38下面哪个选项不可以消除hold time violation A 插入buff B 提高时钟频率 C 降低时钟频率 D 提高电压
22/38下面那些是基于Systemverilog的验证方法学? A VMM B OVM C UVM D AVM
23/38下面哪种方式可以对时序进行检查 A 即时断言 B 开发断言 C 建立时间约束 D 保护时间约束
24/38芯方中设计中功耗密度过大，会产生什么不良影响 A Hot-spot B电压下降 C不满足时序约束 D封装成本变高
25/38数字电路的验证维度有哪些 A完备性 B复用性 C高效性 D满足性能
26/38在验证中下列关于代码覆盖描述错误的是 A代码覆盖率包括语句覆盖率 B代码覆盖率包括条件覆盖率 C代码覆盖率包括功能 D代码覆盖率达到100%说明所有Bug已清除
27/38关于systemerilog中new操作的下列描述中，错误的是 A 它可以用来动态创建对象和对象数据 B使用它创建对象时调用构造函数 C new操作被定义成一个需要有返回类型的函数 D使用它创建对象数组时必须指定对象的初始值
28/38以下同步逻辑电路和异步逻辑描述正确的是（） A同步逻辑电路是时钟之间没有固定的因果关系，异步逻辑电路是各时钟之间有固定的因果关系 B同步逻辑是由时序电路（寄存器和各种触发器）和组合逻辑电路构成的电路，其所有的操作都是在严格的时钟控制下完成的。 C异步逻辑电路不同时钟域之间不需要进行时钟同步 D 异步逻辑可能存在多个时钟信号，或者不存在时钟信号，电路中一个逻辑的变化就会引起整个电路逻辑的变化。
29/38超大规模集成电路计中，为了高速设计，采取以下哪些措施 A 流水线设计 B 并行化设计 C 资源共享 D 串行化设计
30/38竞争冒险现象可以怎样消除？ A 加入滤波电容 B引入同步机制 C不加选通信号 D增加冗余逻辑
31/38下列关于Setup/Hold Time说法正确的是? A如果DFF的Hold时间不满足，通常可以通过增加数据路径延时来解决 B如果DFF的Setup时间不满足，通常可以通过增加数据路径延时来解决 C如果DFF的Hold时间不满足，通常可以通过增加时钟路径延时来解决 D如果DFF的Setup时间不满足，通常可以通过增加时钟路径延时来解决
32/38下列数据类型中属于四状态类型的有哪些 A int B logic C bit D time
33/38低功耗电路实现的方法有 A 降低工作电压 B增加负载电容 C降低电路面积 D尽可能提高电路性能
34/38请找出以下总线中的串行总线 A AXI B SDIO C UART D IIC
35/38下列哪些方式可以减少亚稳态问题的影响 A 提升系统时钟频率 B 用反应更快的FF C 架构上增加data toggle rate D 改善时钟质量
简答题（共3题，共30分）
36/38请判断如下说法是否正确，并针对错误描述具体原因? 1.可以通过两级触发器防止亚稳态传播，也可以用来同步多bit信号； 2.时钟域A的多bit信号一定要经过同步才能被时钟域B采用； 3.如果DFF的hold时间不满足，可以通过降低时钟频率来解决； 4.假定没有毛刺产生，异步复位信号可以不管时钟，只要复位信号满足条件，就能完成复位动作；
37/38在一个CPU系统中，有2个Mster通过个2x1的AXI总线访问一个Slave，简述如何构造验证场景来进行验证，并保证验证的完备性
38/38 1.请列出SRAM与DRAM的不同之处? 2.请列出一般系统中的Memory hierarchy.并解释系统中为何需要将存储器分层
1.状态机的编码风格包括一段式、两段式和三段式，下列描述正确的是（ ） A一段式寄存器输出，易产生毛刺，不利于时序约束； B二段式组合逻辑输出，不产生毛刺，有利于时序约束； C三段式寄存器输出，不产生毛刺，有利于时序约束； D所有描述风格都是寄存器输出，易产生毛刺，有利于时序约束。
2.线网中的值被解释为无符号数。在连续赋值语句中，assign addr[3:0]=-3;addr被赋予的值是（ ） A 4’b1101 B 4’ b0011 C 4’ bxx11 D 4’ bzz11
- “a=4’ b11001，b=4’ bx110” 选出正确的运算结果（ ） A a&b=0 B a&&b= 1 C b&a=x D b8a=x
4.下列描述代码可综合的是（ ） A fork… join B assign/deassign C if … else和case D repeat和forever
- reg[255:0] mem[7:0]正确的赋值是（ ） A mem[5]==3’ d0； B mem[10]=8’ d1； C mem=0； D mem[5][3:0]=4’ d1；
6.以下关于逻辑综合中解决congestion问题描述不正确的是（ ） A禁用多引脚标准单元，例如4输入引脚以上的标准单元 B使用partial blockage以降低congestion区域的cell density C过多使用MUX单元不利于congestion的优化，因此MUX单元要尽可能禁用 D尽可能使用DCG做逻辑综合
7.综合不包括下面哪一个过程（ ） A Translation B Routing C Mapping D Logic Optimization
8.下面关于FIFO的描述正确的是 A FIFO的读写必须属于同一时钟域 B FIFO是先进先出的存储器 C外部不可以直接操作FIFO的读写地址 D FIFO的空信号在写时钟域产生，满信号在读时钟域产生
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Verilog语言中，下列哪些语句不可以被综合（ ） A generate语句块 B for语句块 C function语句块 D force语句
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下面表达式中结果位1’ b1的是（ ） A 4’ b1010&4’ b1101 B !4’ b1001 || ！4’ b0000 C &4’ b1101 D ~4’ b1100
简答题
11.简述流水线设计的方法和作用。
12.怎样用D触发器、与或非组成二分频电路?
13.请根据下面的设计描述，尽可能多的列出你所能想到的用于功能验证的测试点 一个异步FIFO, rdata和wdata均为8位数据，FIFO深度为16，当rst_n输入为低时，FIFO被复位，当wclk的上升沿采样到wr为高时，数据被写入FIFO，当rclk的上升沿采样到rd为高时，FIFO输出数据。此外，当FIFO为空时，empty信号输出为高，当FIFO满时，full信号输出无高。
14.用D触发器搭建4进制的计数器。
15.设计一个同步fifo，读写时钟相同，其中在写入时每100个时钟周期会写10个，具体哪个时刻写入不确定，在读出侧每10个cycle会读1个，计算FIFO的最小深度?
16.如下代码在综合时是否可以综合出时钟门控电路?如果能，画出时钟门控示意图，如果不能，请修改使信号out可以综合出时钟门控电路。 always @(posedge clk or negadge rst_n) begin if(rst_n==1’ b0) out <= 64’ b0; else if (out en) out<= data； else out<=64’ b0； end
编程题
17.用Verilog语言实现一个带使能的模100异步清0计数器；模块定义为module count (out, count_en, clr, clk)；
18.画出可以检测11101串的状态转移图，并用Verilog实现FSM；要求每检测到一次该序列，输出2个周期的高电平信号；要求使用低功耗的状态机编码方式；
单选题（每题两分） 1.以下关于过程赋值的描述，不正确的是（） A在非阻塞性过程赋值中，使用赋值符号“< =” B赋值操作符是“=”的过程赋值是阻塞性过程赋值 C在非阻塞性过程赋值中，对目标的赋值是非阻塞的（因为时延），但可预定在将来某个时间步发生（根据时延：如果是0时延，那么在当前时间步结束） D非阻塞性过程赋值在其后所有语句执行前执行
2.芯片的功耗和下列哪种不强相关_____________。 A资源利用率 B核电压 C组合逻辑级数 D翻转率
3.下列说法错误的是( ) A Clock Buffer Enable使能率越大，功耗越大 B电路时钟频率越高，则电路的动态性越高，功耗越大 C输入并联终结电阻越大，功耗越大 D Fanout越大，驱动的负载越多，负载电容越大，功耗越大
4.关于状态机的描述，如下错误的是（ ） A 不同状态机之间的相互关系要明晰，避免状态异常导致配合关系异常。 B 状态机的安全完全取决于RTL编码方式和风格，推荐使用“独热码”作为状态机的状态。 C 状态机中有异常保护、防挂死处理，确保每个状态都能在异常情况下能恢复。 D 在状态机轮转中作为跳转条件的两个互斥信号应用一个信号表示。
5.下列电路中不属于时序逻辑电路的是__________ A全加器 B 加法器 C 分频器 D 计数器
6.以下关于TESTBENCH的描述，错误的是( ) A TESTBENCH采用分层结构，通常包括测试用例层、数据交换层及待测模块层 B TESTBENCH是为了完成对逻辑的验证而搭建的仿真环境 C TESTBENCH编码设计对可测试性没有要求 D TESTBENCH用来发送激励数据、控制仿真执行，并完成输出结果比较
7.以下哪种匹配方式的匹配器件是紧靠驱动端布局的 ( ) A Thevenin等效匹配 B 并联匹配 C AＣ匹配（RC匹配） D 串联匹配
8.表达式Xn+1(t+T)=Xn(t)，其中T为时钟周期，描述的是________。 A Ｔ触发器 B SR触发器 C D触发器 D JK触发器
main(){ int i=8; printf("%d\n",++i); printf("%d\n",i–); } 上面代码的打印输出分别为：( ) A 9 9 B 8 8 C 9 8 D 8 9
10.寻址容量为15k*8bit的RAM需要（ ）根（地址和数据线不复用）地址线和数据线。 A 22 B 17 C 23 D 18
11.下列哪项不是导致信号完整性问题的原因( ) A 信号电平越来越低，噪声裕量小 B 信号频率越来越高 C 信号接收端获取到了错误的电平值。 D 波形01变化斜率要求高爬坡时间短
12.下面关于异步信号同步化描述正确的是 ( ) A RAM端口信号如果已经做了多时钟周期约束，则不需要再考虑异步信号同步化处理。 B 在跨时钟域同步化处理时，使用两级寄存器结构可以完全消除亚稳态。 C多b1t信号同步化可以使用可靠的握手电路、格雷码或PIFO实现。 D 在跨时钟域之间不要使用组合逻辑，防止出现亚稳态。
13.下列哪个不是解决跨时钟域多位信号同步的方法________。 A 握手通信方式 B 同步FIPO隔离 C 双端口RAM通信方式 D 格雷码输出
14.若一模拟信号为带限，且对其抽样满足奈奎斯特条件，则只要将抽样信号通过________即可完全不失真恢复原信号。 A 理想带通滤波器； B 理想低通滤波器； C理想带阻滤波器； D理想高通滤波器；
15.测量一个时钟的频率准确度，合适的仪器是 ( ) A 示波器 B 晶体振荡器 C 频率合成器 D 频率计
16.在Verilog HDL中，定义变量并进行运算如下：( ) wire [5:0] .memo mem1 ,mem2; wire [2:0] data_out; assign mem0 = 0x29; assign mem1 = 0x1B; assign mem2 = 0x34; assign data out - mem0[5: 3]+mem1[4:2] + mem2[3:1]; 请问data out的输出值为（） A 0x7 B0xD C 0x3 D 0x5
17.卡诺图上变量的取值顺序是采用：（） A ASCII码 B 循环码 C 自然二进制数 D 二进制码
18.DDR3芯片的接口电平是（） A SSTL-1.8。 B CML。 C HSTL-1.8。 D SSTL-1.5。
19.下面关于$display. $strobe, $monitor的区别描述正确的是 A s t r o b e 直 接 立 刻 输 出 ， strobe直接立刻输出， strobe直接立刻输出，display是等稳定后输出，$monitor是发生变化时输出 B d i s p l a y 直 接 立 刻 输 出 ， display直接立刻输出， display直接立刻输出，monitor是等稳定后输出，$strobe是发生变化时输出 C d i s p l a y 直 接 立 刻 输 出 ， display直接立刻输出， display直接立刻输出，strobe是等稳定后输出，$monitor是发生变化时输出 D s t r o b e 直 接 立 刻 输 出 ， strobe直接立刻输出， strobe直接立刻输出，monitor是等稳定后输出，$display是发生变化时输出
20.在有符号数的乘法运算中，8比特有符号数乘以12比特有符号数，运算结果用多少比特的有符号数表式则既不会溢出也不会浪费__________ A 20 B 18 C 21 D 19
21.组合逻辑电路消除竞争冒险的方法有__________。 A 后级加驱动电路 B 输入端加滤波电路 C 屏蔽输入信号的尖峰干扰 D 在输出端接入滤波电路
22.对于代码覆盖率，以下说法错误的是：（） A 这可以帮助发现是否存在冗余代码 B 可以帮助确定代码行是否被完全执行 C 可以帮助发现状态机跳转路径是否覆盖 D 可以帮助确定功能需求是否完全实现
23.一个八位二进制减法计数器，初始状态为00000000，问经过268个输入脉冲后，此计数器的状态为_________。 A 11110101 B 11001111 C 11110011 D 11110100
24.对于一般的逻辑电平，各参数需满足如下________的关系。 A Voh>Vih>Vt>Vol>Vil; B Vih>Voh>Vt>Vol>Vil; C Voh>Vih>Vt>Vil>Vo1; D Vih>Voh>Vt>Vil>Vol;
25.提高同步设计的工作频率的原则中，可行的措施是（）。 A 打平设计的层次结构，使得模块边界充分优化 B 打开综合器资源共享选项 C 复杂状态机采用二进制编码或者格雷码 D 减少组合逻辑级数
26.对于一般的逻辑电平，各参数需满足如下的关系 (考的时候确实是和24一样) A Vih>Voh>Vt>Vil>Vol B Vih>Vol>Vt>Vol>Vil C Voh>Vih>Vt>Vil>Vol D Voh>Vih>Vt>Vol>Vil
27.下列关于寄存器等价优化错误的是（） A通过显式的综合约束代码可以阻止工具进行等价寄存器优化 B综合工具会自动优化等价寄存器 C通过综合工具选项设置可以阻止工具进行等价寄存器优化 D综合工具等价寄存器优化不会跨越代码一级模块
28.在两个方向上交替的传输为：（） A全双工 B单工 C串行 D半双工
29.下列关于initial和always的说法错误的是（） A initia1只能执行一次; B initial和always的区别是前者不可以综合，后者可以综合; C always始终循环执行; D initial和always不能同时执行;
30.未施加外部电压时，PN结中电流（） A从N区到Ｐ区 B不确定 C等于零 D从Ｐ区到N区
31.FPGA中的BRAM使用的ECC的特性有哪些 A只能可以发现1或者2bit错误 B可以纠正1bit错误 C可以发现2bit以上的错误 D可以纠正2bit错误
多选题（4分） 32.要把10M时钟域下的一个模10计数器的值，传递到异步的100M时钟域下。以下说法正确的有_________。 A可以把计数值转换成格雷码，再用100M时钟采样 B可以通过异步fifo传递计数值 C可以用计数值+握手信号的方式传递 D可以先用100M时钟把计数值打2拍，再采样
33.为保证器件接口的可靠性，哪些因素我们需要关注（）? A温度漂移 B时钟抖动 C电源噪声 D器件参数离散性
34.在Verilog HDL中，下列关于表达式的描述正确的是（） A表达式中可使用函数调用 B表达式由操作数和操作符组成 C表达式中的整数值可被解释为有符号数或无符号数 D表达式可以使用数值
35.下面关于always语句描述正确的是________。 A阻塞赋值按照顺序执行，非阻塞赋值并发执行。 B时序逻辑always中敏感表中必须标明时钟信号和复位信号（如果使用异步复位）。 C在时序逻辑语句块中非阻塞赋值和阻塞型赋值都可以使用 D组合逻辑always中敏感表可以标明敏感变量，也可以使用*替代。
36.二进制减法遵循下面哪些规则 A 0-1=1 B 1-0=1 C 1-1=0 D 0-0=0
37.以下属于常用逻辑电平的有（） A PECL B LVTTL C LVDS D LVCMOS
38.下列方法对提升系统时钟频率有帮助的有________。 A采用pipeline设计 B升高器件环境温度 C减少组合逻辑级数 D使用全局的时钟资源
39.如下属于差分电平的是_________。 A LVFECL B LVTTL C CML D LVDS 40.下列关于initial和always的说法正确的是__________。 A initial只能执行一次 B initial不可以综合，always可以综合 C always只要条件符合即可执行 D initial和always不能同时执行 简答题（共40道题，合计80分） 1.[单选题]下列电路中属于时序逻辑电路的是（ ） A.编码器 B.计数器 C.数据选择器 D.译码器
2.[单选题]关于同步设计描述错误的是（ ） A.时钟上未叠加任何用户功能逻辑 B.所有寄存器的异步置位及异步复位端口上未叠加任何用户功能逻辑 C.同步设计便于静态时序分析 D.所有寄存器均采用同一时钟
3.[单选题]下面哪种措施不能减少亚稳态影响（ ） A.用反应更快的FF B.引入同步机制，防止亚稳态传播 C.改善时钟质量，用边沿变化平缓的时钟信号 D.提高系统时钟
4.[单选题]状态机没有冗余状态时，可以不写default状态。 A.正确 B.错误
5.[单选题]状态机如果状态未列全，不需要使用default状态。 A.正确 B.错误
6.[单选题]#UDLY语句可以被综合成延时电路 正确 错误
7.[单选题]下列关于实现不符合低功耗设计规范要求的是（ ） A.在不进行算术、逻辑运算的时候，使这些模块的输入保持“0”，不让操作数进来，输出结果不会翻转；而如果进行这方面的运算时，再将它们打开 B.FPGA全功能版本在产品适用温度范围内，结温不超过阀值的90% C.接口电平如果可选，选择高电平模式 D.在满足性能要求时，尽量采用低的系统时钟
8.[单选题]下列说法错误的是（ ） A.两个向量进行比较操作或加减操作或赋值操作时，两个向量的位宽要相等，避免隐式扩展； B.if/else语句配对使用，case语句加default项；组合逻辑中在所有条件下都要对信号赋值，如果要保持不变用a＝a的方式赋值； C.可综合代码中，除了for语句中的循环变量可以定义为integer型外，所有变量和信号都只能为wire或reg型，不能定义为整型、实数型、无符号型、realtime型和time型； D.条件语句，如果无优先级关系，尽量采用case，避免多级else if影响时序；
9.[单选题]下列说法正确的是（ ） A.在always语句中赋值的变量，可以是wire也可以是reg B.reg变量一定被综合为寄存器 C.always块只能用来描述组合逻辑 D.在assign语句中赋值的变量要定义为wire
10.[单选题]我们通常所说的时序逻辑电路是指（ ） A.锁存器 B.D触发器 C.RS触发器 D.触发器
11.[单选题]中断指示寄存器由实时告警的状态触发，是只读寄存器（ ） A.正确 B.错误
12.[单选题]对于信号定义语句：reg[0：4]always，a；，说法错误的是：（ ） A.bit定义顺序应该从高到低； B.信号定义为reg型，只能使用在时序电路的赋值中； C.每个信号应单独用一行来声明； D.不能使用关键字定义信号名；
13.[单选题]如果两个时钟的频率不同，则两个时钟为异步时钟（ ） A.正确 B.错误
14.[单选题]格雷码（gray code）比二进制码（binary code）有什么优势？ A.编码实现电路更小； B.实现电路速度更快； C.更容易判断不同的编码是否相等 D.相邻的两个编码只有一比特发生跳变；
15.[单选题]用于逻辑的真假判断，结果为单比特，0或1。！用于数据按位取反，结果是单个或多个比特（ ） A.正确 B.错误
16.[单选题]以下哪个阶段的仿真可以真实的模拟实际的环境（ ） A.综合后仿真 B.布局布线后仿真 C.编译后仿真 D.综合前仿真
17.[单选题]形式验证可以判断（ ） A.两个设计是否等价 B.设计时序是否满足 C.其他均不能保证 D.设计功能是否正确
18.[单选题]哪些情况下不会产生latch电路？（ ） A.使用if选择语句的组合逻辑没有e1se部分表达； B.使用case选择语句的组合逻辑没有else表达 C.时序逻辑中if选择语句，没有else部分表达。 D.组合逻辑中条件不全的case语句没有default赋值；
19.[单选题]SystemVerilog中，下面那种数组在使用前需要先执行new操作。（ ） A.动态数组 B.联合数组 C.多维数组 D.压缩数组
20.[单选题]下面两端代码中in，q1、q2和q3的初值分别为0，1，2，3，那么经过1个时钟周期后，左侧q3的值和右侧q3的值分别变成了（ ） always @（posedge clk） begin q1＝in； q2＝q1； q3＝q2; end always @（posedge clk） begin q1<＝in； q2<＝q1； q3<＝q2； end A.0，0 B.0，2 C.0，3 D.2，0
21.[单选题]下面那些模块划分方式是不合理的（ ） A.将不同优化目标的逻辑分开 B.模块划分根据开发人员的个数进行 C.将存储逻辑独立划分 D.将相关的逻辑或者可以复用的逻辑划分在同一个模块内
22.[单选题]如下图，对时钟到输出时间分析正确的是（ ） A.tCo = Data Delay-clock Delay+Micro Tco B.tCo = Data Delay+Clock Delay-Micro Tco C.tCo = Clock Delay-Data Delay+Micro tCo D.tCo = Data Delay+Clock Delay+Micro Tco
23.[单选题]关于verilog代码风格，以下说法错误的有：（ ） A.每个文件只能定义一个模块 B.Verilog区分大小写，所有信号命名能以大小写来区分不同信号 C.多个reg变量赋值，如果赋值条件完全相同，可以放在同一个always块内 D.每行只能有一个Verilog语句
24.[单选题]异步电路都不需要STA进行约束检查。 A.正确 B.错误
25.[单选题]完全消除亚稳杰的方法正确的是（ ） A.降低时钟频率 B.使用寄存器打拍同步 C.其他均不正确 D.使用异步fifo传递异步信号
26.[单选题]下列不属于异步时序电路设计特征的是： A.容易组织流水，提升芯片速率 B.不利于时序分析 C.依赖逻辑时延，时延不好控制 D.容易产生毛刺
27.[单选题]以下哪一项对于提高系统处理能力没有帮助（ ） A.减少寄存器翻转率 B.扩大数据位宽 C.缩短处理流水 D.提升系统工作频率
28.[单选题]同步电路设计中出现setup time不满足、不可以采样下面哪种措施解决（ ） A.降低时钟频率 B.pipeline C.增加时钟频率 D.减小信号延迟
29.[单选题]单bit电平信号使用级联三触发器电路跨异步时钟城可以消除亚稳态。 A.正确 B.错误
30.[单选题]对于initial语句，说法错误的是：（） A.在模拟的0时刻开始执行； B.这是一种过程结构语句 C.可用于给实际电路赋初值 D.在仿真过程中只执行一次；
31.[单选题]时序逻辑电路按照其触发器是否有统一的时钟控制分为同步时序电路和异步时序电路。 A.正确 B.错误
32.异步时钟数据采样的方法错误的是（ ） A.使用fifo隔离进行多bit的采样； B.握手信号后再采样； C.高频时钟直接采样低频时钟的多bit数据； D.单bit高频时钟脉冲展宽后给低频时钟进行采样
33.[单选题]Verilog语言的层次高低对应（ ） A.系统级，行为级，功能级，寄存器传输级，门级 B.系统级，行为级，寄存器传输级，功能级，门级 C.系统级，功能级，寄存器传输级，行为级，门级 D.系统级，功能级，行为级，寄存器传输级，门级
34.[单选题]设计异步FIFO时，FIFO深度必须是2的整数次幕，才能使用格雷码 A.正确 B.错误
35.[单选题]表示任意两位无符号十进制数需要（ ）位二进制数 A.7 B.8 C.9 D.6
36.[单选题]模块端口的输入信号，如果没有进行赋值，其值是（ ）。 A.1 B.C C.Z D.0
37.[单选题]基于Verilog HDL，时钟或复位信号可以出现在赋值表达式中。 A.正确 B.错误
38.线型信号必须显示定义（ ） A.正确 B.错误
39.[单选题]编码中可以使用显式端口映射，也可以使用位置端口映射，位置端口映射方式更好。 A.正确 B.错误
40 [单选题]常说的7nm工艺，7nm指的是晶体管的（ ） A.漏极宽度 B.栅极宽度 C.整体宽度 D.源极宽度
单选题（共11道题） 1.【单选题】下列关于stuck-at故障模型描述错误的一个是： A.组合逻辑上的Fault点可以做故障合并 B.用于覆盖内部得时序故障 C.正常Capture阶段只有1个Pulse D.对于Full-scan设计可以达成很高得故障覆盖率
2.[单选题]下列关于芯片中电迁移的描述错误的一个是： A.用电迁移会降低芯片寿命 B.电迁移会使芯片性能退化 C.增加导线宽度可以修复电迁移违例 B.增加导线间距可以修复电迁移违例
3.[单选题]下列会直接影响到芯片工作频率的一个违例是： A.建立时间违例 B.保持间距违例 C.最大转换时间违例 D.最大扇出违例
4.[单选题]从奈奎斯特采样定理得出，要使实信号采样后能够不失真还原，采样频率f与信号最高频率fs的关系时（ ） A.f大于等于2fs B.f小于等于2fs C.f大于等于fs D.f小于等于fs
5.[单选题]以下是对Cache-主存-辅存三级存储系统中各级存储器的作用，速度，容量的描述，其中完全正确的是 A.主存用于存放CPU正在执行的程序，速度慢，容量较大 B.Cache于存放CPU当前访问频繁的程序和数据、速度快、容量小 C.辅存用于存放需要联机保存但暂不执行的程序和数据，速度快，容量极大 D.加大Cache的容量可以使主存能够存放更多的程序和数据
6.[单选题]关于linux命令，下面说法错误的是： A.find.-name，“*.next”命令会列出当前目录及子目录下所有以txt结尾的文件 B.mv master.map master1.map命今的作用是把master.map文件复制成master1.map C.要解压缩一个名字为test.tar.gz的文件可以使用命令tar-xzvf test.tar.gz D.linux令行中输入cmd1&&cmd2（其中cmd1及cmd2是两个命令），如果cmd1执行失败了，cmd2就不会执行
7.[单选题]关于综合工具，以下说法正确的是： A.一般为了综合效率，综合工具使用越新越好 B.综合工具越来越强大，所以对于一些不可综合的逻辑也没有问题 C.综合工具一般需要和Formal工具配套使用 D.综合工具使用一个固定版本
多选题（共5道，每道5分，共25分） 1.[多选题]下列属于DFT故障模型的是： A.stuck-at B.transition-delay C.brige D.IDDQ
2.[多选题]下列属于芯片中时钟树综合质量评价指标的有： A.时钟网络延时 B.时钟信息偏差 C.时钟周期 D.时钟树功耗
3.[多选题]下列属于降低芯片静态压降的方法有： A.增大电源网络密度 B.减小封装电感 C.增加芯片内电容 D.降低工作效率
4.[多选题]关于异步处理，以下说法正确的是 A.静志配置信号可以不做异外理 B.异步处理需要考虑发送和接收时钟之间的频率关系 C.异步FIFO采用格雷码的原因是为了提高电路速度 D.单比特信号打两拍后可以避免亚稳态的发生
5.[多选题]以下哪一种门电路属于通用逻辑门ABCE（可以组合搭建出任何逻辑电路） A.AND B.NAND C.OR D.NCR E.XOR