编者按：本文详细介绍了高速串行总线的物理层一致性测试。事实上，与其说是测试，不如说是告诉工程师如何阅读总线规范，找出规范的要求。全文从远到近介绍了历史和趋势。平行总线不仅有串行总线，而且有明确的设计和测试要求。
前言
物理层的一致性测试作为近10多年来示波器的主要用途之一，它一直是业内最常见的术语之一。本文试图简要讨论和解释物理一致性测试的含义、要素、目的和未来的发展趋势。（如无特殊说明，本文后续提到的一致性测试均为物理一致性测试）。
一致性测试的起源和一致性测试是什么？
英文单词 Compliance，广泛应用于各行业，顾名思义，电子行业符合规范。作为行业工程师最熟悉的名词，一致性测试已经深入人心十多年了。
物理层一致性测试最初起源于USB2.0 标准，由 USB-IF 协会和行业巨头Intel 公司推广普及。由于采用 USB2.0 标准的主机(Host)及设备(Device)和集线器(Hub)数量的急剧增加需要解决设备之间物理层和协议层之间的兼容性和差异，因此制定了统一的标准化措施来评估设备的信号质量。一致性测试类似于黑盒测试，通常只关注设备外接口的信号质量。通过协会认可的一致性测试，可以进行相应的测试Logo 。如今，一致性测试已被各大标准和协议会组织广泛采用 HDMI，DisplayPort，USB3.x，SATA/SAS，PCIExpress，ThunderBolt 等。
另一个行业组织IEEE 相应地，后来在 10/100/1000 BaseT 一致性测试的概念也被引入到测试中，以评估每个设备的信号质量。事实上，无论沧海桑田，USB2.0和以太网是最成功和持久的两个接口和通信标准。即使是近几年 IEEE 最新发布的200G/400G类似的测试方法也在标准中定义。
那么什么是一致性测试呢？依据是什么？在这里，作者给出了一个肤浅的定义：行业广泛接受使用相同尺子来衡量产品的信号质量是否符合标准测试的总称，其基础是各标准和协会组织定义的一致性测试规范CTS (Compliance Test Specification)。除了了解产品是否符合标准测试规范外，还可以量化信号的指标距离CTS 的裕量。如果充足，则意味着产品可以降低成本设计，否则需要重新设计。面对快速变化的市场和残酷激烈的竞争，降低产品成本是系统制造商生存的法宝。对于上游芯片制造商来说，如果基于芯片的系统能够显示出非常高的产量，则可以显示其产品的性能，为其下游客户的产品设计和开发提供充分的信心和产量，以降低成本设计。因此，一致性测试对整个行业的重要性不言而喻。
近年来，随着数字技术和芯片集成技术的发展，电子电路调试(Debug)在电子产品开发中所占比例越来越小，一致性测试作为产品最终发货前的一部分，越来越重要，实际上已经成为示波器最重要的用途。
一致性测试的含义或要素
一致性测试如此重要，那么它的含义是什么，或者同一把尺子的要素是什么？
1. 统一标准的测试信号
这个统一的标准测试信号，英文名称Compliance Pattern。从 USB2.0 开始 Intel专门针对 PC 该系统开发了软件承包工具(USBHSETTool)发出测试眼图等各种信号 Test Packet等。支持发展到今天USB3.x 标准的 被测设备上电后发出 IN如果没有检测到包ACK 包，即进入 Compliance 发出各种测试模式 Compliance Pattern. PCIExpress 标准原理相似。也有特例，如显示技术HDMI 不一样，Sink 设备一般无高速信号回传给源端，因此需要采用外接EDID Emulator 欺骗源设备已外接到某种格式 Sink 设备，源端设备就会开始输出信号。而DisplayPort 标准和 SATA通常需要修改寄存器配置的测试码类型。一些标准还支持通过外部控制器自动配置测试码型，以配合一致性测试 Unigraf公司开发的 DP 测试控制器和 Wilder 公司开发的 Thunderbolt 控制器。
为什么要定义统一的测试信号？由于采用不同的码型进行测试，测量结果也不同。比如采用 0101 采用00110011码型获得码型和码型 ISI 抖动一定不一样。因此，为了统一和规范测量，协会和标准组织定义了标准测试码类型。目前最典型的是USB3.1 标准定义了不同测试项目的各种代码类型：
表1. USB3.x测试码型表
上述黄色标注的码型CP13-CP16，是 USB3.1 在规范中添加用于测试发送端预/加重或平衡的码型：
图1. USB3.1 CP13-CP16 码型说明图
2. 标准的连接方式通常是夹具和电缆的组合
此外，为了统一测试环境，协会和标准组织还定义了通常由协会或第三方公司开发的标准夹具和电缆的标准连接模式。夹具和电缆通常是为了方便测试连接而引入的部件，必然会引入测试误差，降低系统的测试容量。因此，在一致性测试过程中，必须使用相同的测试工具来规范测量，以避免测试差异。除了当前主流标准外，USB3.x 和 PCIE 夹具还是主要原因 Intel主导的 USB-IF 和 PCI-Sig 除协会组织提供的其他标准夹具外 Wilder 可由公司提供。在测试连接上，HDMI标准最初需要访问 3 对 Data，1 对CLK 同时，使用夹具进行测试 连接 SMA 探头连接到示波器进行测试，以实现所有差异项目的测试。
在标准和规范的定义中，通常会定义几个测试点，如USB2.0 定义了规范 TP1,TP2,TP3,TP4.TP2 是典型的 Host 和 TP3 则是典型的 Device 设备试验点位置。不同标准定义的测试点有不同的含义，例如 USB3.x标准主要定义 TP1 ―远端测试点发送端测试 TP0通常指发送端近端测试点仅作为示波器的测试软件 Informative 测试:
图2. USB3.x 拓扑说明图测试方法
近两年来，信号率持续上升至5Gbps 以上之后，通常在测试点上引入 TPxEQ 例如，测试点DP1.4 在标准中，定义的测试点是TP3_EQ，该测试点通常表示接收系统中平衡算法后的测试点，但在实际测试中通常无法检测到，在示波器上的一致性测试软件中模拟接收端的平衡算法：
图3. DP1.4 测试点定义和拓扑图
3. 标准测试算法和流程
在测试设备发布标准的测试码类型并通过夹具和电缆连接到示波器后，示波器作为接收端，模拟芯片接收端的信号处理方法来测试和分析信号。除了传统的信号电气特性参数测量外，通常还进行眼图和抖动分析。早期提到的标准测试算法主要是指时钟恢复、眼图和抖动分析方法，相对简单。近年来，信号分析算法在高速串行总线系统中得到了广泛的引入、嵌入和平衡。
典型的外部接口标准，如USB3.x/HDMI2.x/DP1.4 所有远端眼图都需要进行测试。在实际连接中，测试设备的近端采用夹具拾取信号，然后嵌入标准提供的电缆参数模型，模拟真实传输电缆，损坏电缆参数模型给信号带来很大的衰减，在接收端必须采用均衡算法(CTLE/FFE DFE)恢复信号。运行在示波器上的一致性测试软件将完全嵌入接收端的标准平衡算法恢复信号，然后进行参数分析、眼图和抖动测试。操作在示波器上的一致性测试软件将完全嵌入接收端的标准平衡算法恢复信号，然后进行参数分析、眼图和抖动测试。 DP1.4标准为例：
图4 DP1.4 测试原理框图
可以看出，在今天的高速信号测试中，一致性测试软件的地位和作用越来越重要。除了分析和给出测试结果外，一致性测试软件有时还可以改变一些配置进行调试测试，即修改一些测试配置参数和选项，称为DebugMode。
测试结束后，一致性测试软件将所有测试结果整理输出成报告，每个测试项目的裕度水平将专门标记在报告中，如下表所示KeThunderbolt N6470B 测试报告显示了绿色方框中的测量值、裕度和 Pass/Fail判断：
表2 Thunderbolt 一致性测试软件结果报告
事实上，今天Server,PC 笔记本行业的很多接口标准比如PCIE，SATA, USB3.x等，业界主导公司 Intel 还开发了专门的测试软件 Sigtest可以进行数据后分析。在 Sigtest 软件里会针对不同的标准不同的测试点定义一些不同的测试脚本文件(在 Sigtest安装文件夹的 Template 文件夹里)。标准的一致性测试软件中通常也可以调用 Sigtest 程序里的 DLL(动态链接库)文件执行此行业内主导公司的标准算法测试。
由于篇幅和标准的多样性及水平有限，本文这里就不再对测试算法做深入探讨和描述。
4. 影响一致性测试精度的因素
前面我们描述了一致性测试的含义与本质，一致性测试到底在追求什么？归根结底是裕量(Margin)。其本质或者最终的动机就是降成本。对于系统厂家而言，在产品设计完成后如果经过一致性测试，发现信号质量距离 CTS 规范规定的要求有较大的裕量，那就意味着可以对产品进行降成本设计，比如可以减少电容，或者采用更廉价的连接器乃至降低 PCB 层数等，所有的每一个看起来很小的降成本考虑，在规模化的大批量生产时都会被放大，从而带来可观的经济效益。当然降成本设计也不是无底线的，底线就是CTS，所以业界有很多厂家有时会反复对产品进行设计和测试以找到最终的平衡点，示波器在这个过程中就在扮演重要的角色。对于芯片或产业链上游厂家而言，在产品设计完成后也需要进行参考设计并做一致性测试验证以提交报告给下游厂家，以证明其产品的高品质和大裕量并给予其客户足够的信心以进行降成本设计。
测试测量过程必然会带来误差，那么如何将误差降到最小或得到最高的Margin？除了我们前面讨论的 3 点，确保进行正确的一致性测试外，就必须要从仪器设备方面考虑。首先是要选择恰当的示波器，示波器的一些指标如带宽，采样率，底噪和抖动等均会影响一致性测试的裕量。关于带宽是很多人都比较耳熟能详的指标，经常提到的选择正弦波3-5 被带宽以及方波 9 倍频率的带宽等，针对一般的高速串行总线数据(NRZ编码)过去主要采用一种速算法：信号频率/2*5，比如 5GBps 的 NRZ 信号，基波频率为2.5GHz，采用2.5GHz*5=12.5GHz 以上即可。另外更加准确的是根据被测信号的上升沿时间计算带宽，通常为20%-80% 上升沿时间，信号频率 Bw=0.4/Tr，推荐的示波器带宽再乘以1.4～1.8 左右的系数即可。带宽不能满足测试要求会直接削减信号的幅度从而直接影响到眼高幅度和上升沿的准确测试。
近年随着技术的发展去嵌和均衡的引入，这一规则也在改变。比如针对PCIE4.0 16.0Gbps，为了防止去嵌过度放大仪器的本底噪声，因此在 PCIE4.0 规范里给出的推荐的 CTLE 和去嵌的截止带宽频率是 20GHz：
表 3 PCIE4.0 规范推荐的去嵌截止频率点
另一方面针对RX测试时的信号源校准为了确保精确校准误码仪输出的信号的边沿，在规范里推荐了 25GHz 带宽的示波器进行测试：
两者兼顾，在CEM 测试中针对 PCIE4.0 推荐的带宽就是 25GHz：
图 5 PCIE4.0 Compliance Updates 关于一致性测试带宽说明
采样率是示波器另外一个重要指标。对今天的数字实时示波器而言，采样率必须是示波器带宽的2.5 倍才能保证将信号准确还原。虽然奈奎斯特采样定理指出 2 倍采样可将信号还原，但是奈奎斯特定理针对的信号是正弦波，而今天的被测信号多为高速数字信号。
另外两个比较明显的影响比较大的指标是示波器的本底噪声和抖动。示波器的固有抖动对眼图测试时的影响也是类似的，必然会增加抖动类相关项目测试的误差。由于均衡和去嵌均在信号垂直幅度方向对信号进行补偿，叠加在固有抖动上的作用和影响需要进行严格的数学运算定量分析。对于还需要采用探头进行测试的HDMI 接口，探头接入信号时由于其固有的衰减特性在对信号衰减后才会进入示波器的前端和 ADC 采样，示波器会对信号再进行放大同时会放大本底噪声，因此探头的衰减倍数也是影响一致性测试精度和裕量的因素之一。关于示波器的本底噪声对眼图测试的影响可参见参考文献《浅论示波器的低本底噪声对高速眼图测试的意义》。
一致性测试的发展趋势
最后再来谈谈一致性测试的发展趋势。
作为产品出货前的重要环节，一致性测试既然在今天的各种产品研发和制造中扮演着如此重要的作用，必然会带来巨大的工作量和负担。因此从最初的几百MBps 级的 USB2.0 和 Ethernet10/100/1000 BaseT 到今天的几十 Gbps 的高速串行数据标准，一直在朝向更加简单，更加标准化，更加自动化的方向发展，最终的宗旨和目的是为了降低测试复杂程度，提高生产效率。
主要体现在测试码型的输出上。如前文讨论，从最初的需要专门的发包软件或者改寄存器输出测试信号到今天的内置BIST(Built in Self-Test Pattern)测试码型，目前在 PCIEXpress和 USB3.x 上均已实现。在 DisplayPort 和Thunderbolt 两种标准上，则有第三方开发的专门的测试码型控制器，比如 Unigraf提供的 DP 控制器和 Wilder 公司提供的Thunderbolt 控制器。
，体现在测试连接的定义上。比如在USB3.0 测试方法的定义上，最初定义采用通过协会认可的实物电缆来模拟远端测试点，但是后来由于实物电缆依然存在差异，因此后来采用S参数模型替代实物电缆，如此完全消除了不同连接环境的差异。这一方法今天在 HDMI2.0/DP1.4 也得到了应用。在 PCIE4.0规范里，也采用了类似的方法，不过不是软件 S参数模型而是采用由协会提供的一块硬件的 ISI 夹具板来模拟整个链路，以 CEMAdd-inCard TX 测试为例，专门设计了 ISI 夹具板用于模拟额外的标准 20dB@8GHz损耗：
图 6 PCIE4.0 CEM 测试原理框图
图 7 PCIE4.0 CEM ISI 夹具板
这一硬件 ISI夹具由 PCI-Sig 协会组织出售，具有唯一性和标准性。未来是否会采用软件的S 参数模型方法去实现，当然也不排除这种可能性。
最后一个趋势是，测试自动化的要求日益凸显。由于多种标准和接口纷繁复杂，给消费者带来许多使用上的困扰，同时也加剧了研发设计和测试的复杂性。因此产业界正在努力推广采用唯一的Type-C接口，USB,DP,HDMI,Thunderbolt 等标准均支持这一接口。如下为一个完整的测试方案：
图 8 Type-C 接口测试方案框图
如上图，采用N7015A Type-C 夹具和 N7018A 控制器，配合交换矩阵，完成所有连接后，运行在示波器上的N7018A 控制软件会自动设置 Type-C Alt Mode，切换 Type-C 接口为为 USB,DP或TBT 模式，N7018A 控制器可以输出LFPS 信令，配置 DUT 发出USB3.x 标准的测试码型，针对 Thunderbolt 和 DP 则分别需要Wilder 和 Unigraf 控制器配置测试码型。被测信号从 N7015A 夹具连接到交换矩阵，然后再连接到示波器上，示波器会通过网口控制切换交换矩阵切换不同链路的信号到示波器上。如果需要测试不同的被测设备，也只需将设备连接到N7015 夹具上即可。
总结
本文讨论了发送端物理层一致性测试的含义，要素及目标和趋势，囿于篇幅无法就许多细节进行详细说明。除了发送端之外，近几年接收端的一致性测试随着信号速率的飞速提升也开始成为各种标准必须考虑的测试内容，请留意更多论述和分享。
参考文献:
1. USB3.1 Spec and USB3.1 ECN CTLE, USB-IF
2. PHY CTS v1.4 sourceDRAFT_rev1, VESA org
3. 01_06_PCIECompliance Updates, PCI-Sig
4.NCB-PCI_Express_Base_4.0r1.0_September-27-2017-c,PCI-Sig
5. Keysight DP TestSolution
6. Keysight Type-CSolution
7. 浅论示波器的低本底噪声对高速眼图测试的意义，KeysightTechnologies
作者：Keysight 黄腾 ，转载自《信号完整性》