描述
0、引言
74HC165是一款高速CMOS移位寄存器，电压为2.0～6.0V，驱动电流为 /-5.2mA。74HC165引脚兼容TTL(LSTTL)系列(定义JEDEC标准№.7A)。
74HC165是8位并行输入串行输出移位寄存器，可在末级串行输出(Q0和Q7)并行读取时(PL)输入为低时，从D0到D输入7口的并行数据将异步读取到寄存器中。而当PL数据将从高时DS输入端串行进入寄存器，每时钟脉冲向右移动一个(Q0→Q1→Q2，等等)。利用这个特性，只要把它放在一边Q7输出绑定到下一级。DS并转串扩展可以通过输入实现。
74HC165时钟输入是一种允许其中一个输入端作为低有效时钟的门控或结构(CE)输入。CP和CE引脚分配是独立的，必要时可以互换，方便布线。CP只有在高的时候才允许CE由低转高PL上升沿来临前，CP或者CE应当置高，以防止数据在PL位移发生在活动状态。
图174HC165逻辑图
单片机开口输出高电时，需要拉电阻，否则不能输出高电平。同时，为了提高抗干扰能力，需要连接瓷片电容器进行滤波。
1、现象描述
74HC165数据装载口上拉10K欧姆的电阻(R160)到5V，串联一个510Ω(R260)限流电阻和滤波电容102(C69)到单片机开漏口。通过计算RC充电时间，R=R160 R260=10510Ω，C=C69=1000PF，充电电压为5V，42计算充电时间.04us。实际测量的充电时间为42us与计算时间基本相同。(如果拉输出口控制PL脚，充电时只通过R260=510Ω和电容C69=1000PF，充电时间约为2.04us)。如图2所示，时钟口波形脉冲较多，数据装载口脉冲较少。可以看出，在数据装载口完全达到高功率之前，存在移位脉冲，导致移位故障和数据读取错误。
图2C为102时74HC165数据装载口和时钟口波形
当电容C改为101时，充电时间为4.204us，充电速度快了十倍，如下图3所示。只有在数据装载口变成可靠的高电平后，才钟脉冲，移位成功，数据读取成功。
图3C为101时74HC165数据装载口和时钟口波形
2、原因分析
74HC当移位/置入控制端时，165是一个8位移位寄存器(并行输入和互补串行输出)PL低电平时并行数据A-H(D0-D7)与时钟一起放入寄存器(CP)及串行数据(Ds)均无关。当PL在高电平时，禁止并行置数功能。移位时要特别注意，PL移位无效。PL只有在高电平时才能移位。当PL而且是高电平CE在低电平时，与非门的输出完全由CP控制。当PL虽然是低电平时CE无论是低电平，与非门的输出固定为高电平，CP电平如何变化，与非门的输出始终固定为高电平。所以，显然只有CE低电平使能CP同时，脉冲是不够的PL也可以为高电平制造CP脉冲有效。如图1中的D触发器1。
2.1PL因为高电平时SD和RD与非门连接，管脚连接PL非门电平低，所以SD和RD(直接清理零件)电平高，不影响电路工作。所以每次。CP的上升沿，D端数据将移动到Q端并锁定。
2.2PL因为SD和RD连接到非门的管脚连接PL非门是高电平的，所以SD和RD(直接清零端)的状态完全基于D0决定。当D0为1时，SD0(低电平有效)，RD为1，故Q1直接置1。当D0为0时，SD为1，RD0(低电平有效)Q1直接清0。这就是数据装载的原理。同时，由于PL低电平时，CP被非门无效，所以每次都无效CP的上升沿，D端数据不会移动到Q端。
3、结论
若PL当高电平不可靠时，移位失败，导致数据读取错误。要使CP移位有效，必须提前进行CE可靠低电平PL高电平可靠。控制开口PL引脚时，注意检查从低电平到高电平的波形是否提前CP的上升沿。如果变成高电平，就会有CP上升边缘没有问题；如果还没有完全变成高电平，此时CP如果出现上升沿，移位可能不成功。
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