计算机组成原理-存储器(1)_小小本科生debug的博客-CSDN博客
存储器（一） 一、存储器概述 二：存储器的分级结构 三：主存储器的技术指标 四、存储器和CPU的联系 地址总线 CPU与存储器的连接 编址方式 1、按字编址 （M × N 方式） 二、按字节编址 五：SRAM存储器（cache） 1.存储元的基本结构 2、SRAM逻辑结构图 六：DRAM存储器(主存储器) 1.存储元的基本结构 2、DRAM的刷新 3、DRAM逻辑结构图 七、扩展存储器 1、位扩展 2、字扩展 八：CDRAM(增强型DRAM) 九:只读存储器ROM(主板外，外存) 1、分类 2、掩模 ROM(MROM) 3. 可编程ROM(PROM) 4.电擦可编程只读存储器(E^2^PROM) 5、NOR闪存——S29AL016J 十、并行存储器 双端口存储器 多模块交叉存储器 一、存储器概述 存储器是存储程序和数据的计算机系统中的记忆设备。
目前，半导体器件和磁性材料主要用于构成存储器的存储介质。双稳态半导体电路或一个CMOS晶体管或磁性材料的存储元可以存储一个二进制代码。这个二进制代码位是存储器中最小的存储单元，称为存储位元。存储单元由多个存储位元组成，然后由多个存储单元组成。
存储器根据存储材料的性能和使用方法有不同的分类方法。
（1）存储介质：作为存储介质的基本要求，必须有两种明显的物理状态，分别用于表示二进制代码0和1。另一方面，存储器的存取速度又取决于这种物理状态的改变速度。目前使用的存储介质主要是半导体器件和磁性材料。由半导体器件组成的存储器称为半导体存储器。磁性材料制成的存储器称为磁表面存储器，如磁盘存储器和磁带存储器。
（2）访问方法：如果存储器中任何存储单元的内容可以随机访问，访问时间与存储单元的物理位置无关，则该存储器称为随机存储器。半导体存储器是随机存储器。如果存储器只能按一定的顺序存取，即存取时间与存储单元的物理位置有关，则该存储器称为顺序存储器。如果磁带存储器是顺序存储器，其访问周期较长。磁盘存储器是半顺序存储器。
(3)存储内容的可变性:有些半导体存储器存储的内容是固定的，即只能读而不能写，所以这种半导体存储器被称为只读存储器(ROM)。既能读出又能写入的半导体存储器，称为随机读写存储器(RAM)。
(4)信息易失性 ：断电后信息消失的存储器称为易失性存储器。断电后仍能保存信息的存储器称为非易失性存储器。由磁性材料制成的存储器是非易失性存储器，半导体读写存储器RAM易失性存储器。
（5）系统中的功能：根据存储器在计算机系统中的作用，可分为内部存储器和外部存储器；也可分为主存储器、高速缓冲存储器、辅助存储器和控制存储器。半导体存储器是内部存储器，磁盘是外部存储器和辅助存储器。
二：存储器的分级结构 对存储器的要求是容量大、速度快、成本低，但在存储器中很难同时考虑这三个方面。为了解决这一矛盾，计算机系统通常采用多级存储系统结构，即高速缓冲存储器( cache)、如图3所示.1所示。CPU可直接访问的内存称为内存，包括cache和主存储器。CPU不能直接访问外部存储器，外部存储器的信息必须转移到内部存储器CPU进行处理。
1.高速缓冲存储器 ： 简称cache，它是计算机系统中的高速小容量半导体存储器。为了提高计算机的处理速度，使用计算机cache高速访问指令和数据。与主存储器相比，其访问速度快，但存储容量小。
2、主存储器 ： 主存储器简称主存储器，是计算机系统的主存储器，用于存储计算机运行过程中的大量程序和数据。它可以和解cache交换数据和指令。主存储器由MOS由半导体存储器组成。
3、外存储器 ： 外部存储器被称为外部存储器，它是一个大容量的辅助存储器。磁盘存储器、磁带存储器和光盘存储器目前主要用于存储系统程序、大型数据文件和数据库。
三：主存储器的技术指标
四、存储器和CPU的联系 CPU与存储器的信息交换主要依赖于系统总线。根据总线传输信息的不同，系统总线分为三类：数据总线、地址总线和控制总线。
1、数据总线DB(data bus) : 传输CPU二进制数据和存储器之间的双向线。数据总线的位数决定了CPU微型机的重要指标是与存储器交换数据的位数。
2、地址总线AB(address bus) : 传输CPU送出的地址信息，用来确定和CPU单向线交换数据的存储单元。地址总线的位数决定了CPU内存空间可以直接找到。
可寻址空间 = 2n (n地址总线的位数)
3、控制总线CB(control bus) : 传输CPU发出的控制信号包括片选信号、读写信号、访存允许信号、双向线
地址总线 地址译码驱动模式：根据地址总线的信息选择存储元的过程。
①线选法(基本不用)
②重合法(推荐使用)
CPU与存储器的连接 (1)初始结构:
缺点:一个存储单元只有一个存储元(一个二进制数)，一次只能读一个二进制数，效率太低。
M R E Q ￣ \overline{MREQ} MREQ ：允许访问信号。低电平0有效。读写电路只能在低电平下工作。R / W ￣ \overline{W} W 用于控制数据总线上数据的流动方向，看是读还是写。
R / W ￣ \overline{W} W ： 读写控制线（Read / Write）。也就是说，在这条控制线中，1是读信号，0是写信号。1读0写
(信号上加横线表示0有效，1无效；不加横线表示1有效，0无效)
(2)改进:一个存储单元包含多个存储元
存储器的标准写法： M × N （字 × 字长）
M：字 。 有多少存储单元代表？AB决定 : 2n (M = n)) N：字长。代表存储单元中含有多少存储元。DB决定：N = DB)
例：
（1）256M × 32位 ：这个存储器总共有256M存储字，字长32。
256M = 28 M = 228 B 所以：n = 28
AB：28 DB：32
(2)给出计算机存储器的单词和长度，很容易找到存储器的容量。 M：4G N：16位（二进制数）
4G × 16 位 = 4G × 2 × 8 位 = 4G × 2 × 1B = 8GB
但是，如果只给定存储器的容量，则无法找到存储器的标准格式，M、N不确定。
8GB = 4G × 16位 = 2G × 32位 = 1G × 64位
编址方式 1、按字编址 （M × N 方式） 二、按字节编址 目前大部分计算机都是按字节编码的。
按字节编址的方式也可以按字址有很多优点。
比如1000既是第一个字节的地址，也是连续四个字节的地址。
例：
1.存储容量为 64 KB ，按字编址，存储器字长为 32 位置，寻址空间是多少？
M × 32位 = 64KB = 64K × 8位 = 16K × 4 × 8位 = 16K × 32位 M（字）：16K AB ：14位
最小地址：00 0000 0000 0000 0000H 最大地址：11 1111 1111 1111 3FFFH
所以寻址空间是0000H~3FFFH
2、 存储容量为 16 KB ，存储器的字长按字节编码 32 位置，寻址空间是多少？
按字节编址，一个字节对应一个地址。
16KB = 16K字节 所以要有16K个地址 AB : 14位 214
转换为 M × N格式，按字编址格式 16KB = 16K × 8位 = 4K × 4 × 8位 = 4K × 32位
字：4K 字长：32位
五：SRAM存储器（cache） SRAM在中间，使用锁定器（触发器）作为存储元。只要直流电源被添加到记忆电路中，它就会无限期地保持记忆的1或0状态。如果电源断电，存储的数据（1或0）将丢失。
1.存储元的基本结构
我们可以看到，SRAM内部结构复杂，集成度低，容量小，适用于低容量高速缓冲存储器cache。
2、SRAM逻辑结构图
六：DRAM存储器(主存储器) 1.存储元的基本结构
简要介绍读写过程： ①写 1 存储元时，输出缓冲器关闭，刷新缓冲器关闭，输入缓冲器 打开（R / W ￣ \overline{W} W 为低)，输入数据DIN=1 送到存储元位线，行选线高，MOS管道打开，位线上的高电平给电容器充电，表示存储 1 。
②写 0 存储元时，输出缓冲器关闭，刷新缓冲器关闭，输入缓冲器 打开，输入数据DIN=0 送到存储元位线；行选线高，MOS管道打开，电容器上的电荷通过MOS管道和位线放电表示存储 0 。
③读取存储元时，关闭输入缓冲器和刷新缓冲器，打开输出缓冲器/读放（R / W ￣ \overline{W} W 高)。行选线高，MOS如果管道打开，如果当前存储的信息是 1 ，存储在电容器上 1 通过输出缓冲器/读出放大器发送到位线 DOUT，即DOUT=1。
读取过程破坏了存储在电容器上的信息，因此需要重写信息，即刷新。 刷新可以在阅读过程中完成。 1 输入缓冲器关闭后，刷新缓冲器打开，输出缓冲器/读放打开，读取数据DOUT=1 将缓冲器刷新到位线，然后通过MOS管写到电上，存储元重写 1 。
2、DRAM的刷新 ①为什么要刷新？ 因为靠电容存储电荷的原理保存信息，而电荷一般只能保持1～2ms，所以必须在2ms内对其所有存储单元通过读取动作(不输出读取结果)恢复一次原状态，该过程叫刷新或再生。对存储单元进行读取动作时，为了避免破坏性读出，需要对存储单元进行预充（刷新）操作。
②什么是刷新周期？ 在刷新的过程中，依次使行选择线有效，每次刷新一行，即可完成对整个存储器的刷新。对整个存储器刷新一遍最短时间称为刷新周期，一般2ms。
刷新过程
行地址译码器选中某一行，数据从读数据线中被读出，经过刷新放大器刷新数据后再通过写数据线写入存储元中。
3、DRAM逻辑结构图
DRAM 中地址线减半。行、列地址是分开传送（分时接收）的。行地址存储在行地址寄存器，列地址存储在列地址寄存器。
例如：一个 4G × 8位的DRAM存储器
（64K × 64K）× 8位 AB：32位（16位行地址、16位列地址）
信号R A S ‾ \overline{RAS} RAS 是用来控制接收行地址的信号。 信号C A S ‾ \overline{CAS} CAS 是用来控制接收列地址的信号。
七：存储器扩展 存储器芯片的容量是有限的,为了满足实际存储器的容量要求，需要对存储器进行扩展。主要方法有：
1、位扩展 存储器的存储单元数不变，每个单元的位数（字长）增加。
例：由1K × 4位的芯片构成1K × 8位的存储器
2、字扩展 每单元位数不变，增加单元个数。
例：用16K × 8位的芯片构成64K × 8位的存储器
字为64K，那么地址线总数为16位，如果分成四个16K的芯片，那么只会占用 14位地址线，那么还剩下2位地址线。这两位地址线通过2-4译码器正好可以表示出四个不同的地址编号用来分别表示这四个芯片。
如上图所示，四个存储器共用八位地址线。所以这四个存储器是不能够同时进行工作的。
因此，字扩展的本质是大家不能够同时的工作。
正好是一串连续的地址。
下面举出一些的例题：
例题一：
(1) 写出对应的二进制地址码
6000H～67FFH： 0110 0000 0000 0000 ~ 0110 0111 1111 1111
6800H～6BFFH： 0110 1000 0000 0000 ~ 0110 1011 1111 1111
(2) 确定芯片的数量及类型 通过观察上面的二进制地址码，我们可以看出，6000H～67FFH有11位二进制数存在差异，其他的5位都保持一致。所以在这个区间能表示的地址空间就为 211 也就是 2K。所以选用一片2K × 8位的存储器即可。6800H～6BFFH有10位二进制数存在差异，其他的6位都保持一致。所以在这个区间能表示的地址空间就为 210 也就是 1K。所以选用一片1K × 8位的存储器即可。
(3) 分配地址线 由上面分析可得，系统程序区需要 2K 的存储空间（也就是需要11位地址线）。用户程序区需要 1K 的存储空间（也就是需要10位地址线）。那么我们就从中选择多的，两个存储器都需要11位地址线。
A10~ A0 接 2K × 8位 RAM 的地址线 A9 ~ A0 接 1K × 8位 RAM 的地址线（还少连一位地址线A10，下面再说）
(4) 确定片选信号 因为两个存储器都需要11位地址线，那么剩下还有5位地址线。
高两位都一样，都是01，所以让高两位地址线直接连接3-8译码器的G1和G 2 A ‾ \overline{G~2A} G 2A 信号。M R E Q ‾ \overline{MREQ} MREQ 连接G 2 B ‾ \overline{G~2B} G 2B 控制读写信号。C、B、A三个信号是3-8译码器的输入信号，用于选取对应的存储器。上面说还少连一位地址线A10，因为1K × 8位的存储器只需要10位地址线，通过观察，我们发现用户程序区的A10位地址线上信号全为0，所以加以判断，当A10上输入的信号为0，那么才为 1K 的存储器。
例题二：
分析： CPU有16根地址线，可寻址64K空间。 系统程序区：0－8KB（8K×8），用1片8K×8的RAM。 用户程序区：8KB-24KB（28K8），用2片8K×8的RAM。 系统程序工作区：最后4K，用一片4K×8RAM。
主存地址空间分布如下图：
通过观察，我们可以计算出这些存储器的编号范围。
八：CDRAM(增强型DRAM) CDRAM(Cached DRAM)是一种附带高速缓冲存储器的动态存储器，它是在常规的DRAM芯片封装内又集成了一个小容量SRAM作为高速缓冲存储器，从而使 DRAM芯片的访问速度得到显著提升。
－CDRAM内存模块 1片CDRAM的容量为1M×4位，8片这样的芯片可组成1M×32位的存储模块。8个芯片共用片选信号CS。行选通信号RAS、刷新信号Ref和地址输入信号A0～A10。两片1M×4位的CDRAM芯片的列选通信号CAS接在一起，形成一个1M×8位(1MB）的片组。4个片组成一个1M×32位（4MB）的存储模块。
数据总线宽度为32位。为了CPU 与存储器交换数据方便，每次访存时可以由CPU选择实现字存取(32位)、半字存取(高16位或低16位)或字节存取(任意8位)。由于存储器按字节编址，因而每次访存数据总线上可能会传输4个地址(字)、2个地址(半字)或者1个地址(字节)的数据。为此，CPU送出的地址线中最低两位的A1和A0并不送出，而是送出由连续四字节组成的一个32位字的字地址(字地址的最低两位固定为00)，外加4个字节允许信号B E 3 ‾ \overline{BE3} BE3 ～B E 0 ‾ \overline{BE0} BE0 。例如，当进行32位存取时，B E 3 ‾ \overline{BE3} BE3 ～B E 0 ‾ \overline{BE0} BE0 全有效；而存取低有效半字(与数据线D15 ~ D0对应）时，B E 3 ‾ \overline{BE3} BE3 ～B E 0 ‾ \overline{BE0} BE0 为1100（B E 1 ‾ \overline{BE1} BE1 、B E 0 ‾ \overline{BE0} BE0 有效）；而当存取数据线D23 ~ D16对应的字节时，B E 3 ‾ \overline{BE3} BE3 ～B E 0 ‾ \overline{BE0} BE0 为1011(B E 2 ‾ \overline{BE2} BE2 有效)。
九：只读存储器ROM（主板外，外存） 只读存储器（ROM） 它的特点是可以随机的读出其中的内容，但不能写入，是一种非易失性存储器，掉电后存储在其中的信息不会丢失。一般用来存放监控程序、管理软件。
只读存储器最重要的是要保证掉电后存储在其中的信息不会丢失，内存在断电后里面的信息就会丢失，但是ROM是绝对不允许的。ROM是使用两种物理结构来保存0、1信号的。所以不会断电丢失数据。（而RAM是采用两种信号来保存0、1数据的）。
1、分类
2、掩模 ROM(MROM) 一旦生产完成后就不能再写入数据了
通过两种物理状态存储0、1信号。通路代表1。不同，不能读出数据，就为0
3. 可编程ROM(PROM) 在生产完成后只能写入一次数据
在写入数据时，需要加入高电压，会直接把熔丝熔断。
4、电擦可编程只读存储器(E2PROM)
5、NOR闪存——S29AL016J
十：并行存储器 由于CPU和主存储器在速度上不匹配，而且在一个CPU周期中可能需要用几个存储器字，这便限制了高速计算,为了使CPU不至因为等待存储器读写操作的完成而无事可做，可以采取一些加速CPU和存储器之间有效传输的特殊措施：
双端口存储器
就是有两套三总线结构，这样速度会翻一倍。采用双端口会出现一些问题。
如果对两个存储器同时读，那没问题。如果对两个存储器同时写，先保证一个端口，另一个端口先等待。上层应用可以采取加锁的实现方式。
多模块交叉存储器 存储器的模块化组织
一个由若干个模块组成的主存储器是线性编址的。这些地址在各模块 有两种安排方式：一种是顺序方式，一种是交叉方式。
例如：设存储器容量为32字，模块数m = 4，字长 64 位，数据总线宽度为 64 位，按照顺序方式组织存储器。存储器的存储周期T = 200ns，总线传送周期 τ = 50ns。问顺序存储器带宽是多少?
顺序存储器连续读出m=4个字的信息总量都是：q = 64位×4=256位 设连续读出的4个字在同一个模块上，所需的时间为： t = mT =4×200ns= 800ns = 8 × 10-7 s 顺序存储器的带宽是：W = q / t = 256 ÷ (8 × 10-7) = 32 × 10-7bps
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