摘要 2017
电容器尺寸设计为电荷缩放数模转换器 (DAC) 时间的关键步骤。 由于工艺梯度、寄生不匹配和局部变化的影响较小，较大的电容器尺寸可以实现更好的电路精度和性能。 但这也会导致更大的芯片面积和更高的功耗。 电荷缩放 DAC 二进制加权电容器的尺寸对布线寄生效应高度敏感。 二进制加权电容器之间无与伦比的布线寄生将导致大电容器尺寸以满足电路精度和性能。 以往的工作重点是在忽略布线寄生效应的情况下，研究高质量单位电容器阵列的共质心放置。 它们都没有解决二进制加权电容器的尺寸问题。 本文提出了文献中的第一个问题公式。在生成共质心电容器的布局过程中，考虑了电容器的尺寸和寄生匹配，以最大限度地降低功耗，同时满足电路精度/性能。 实验结果表明，与最先进的方法相比，提出的方法可以显著降低芯片面积和功耗。
【布线仍有疑问】
调研
CHARGE-scaling 数模转换器 (DAC) 一次又一次地接近寄存器 (SAR) 模数转换器 (ADC) [3]、[4] 它拥有最重要和最常见的实现之一 低功耗的优点广泛应用于许多生物医学或电池供电的电路和系统中。 它由一组单独切换的二进制加权电容器和比较器组成，如图所示 1(a) 所示，它们与 SAR 二进制搜索共同实施。 电荷缩放DAC与二进制加权电容的电容比精度高度相关，电荷缩放DAC功耗取决于绝对电容值。 根据 [1] 和 [5]设计电荷缩放 DAC 在电容器布局过程中，电容比的精度与二进制加权电容器的匹配特性和互连导线引起的寄生效应密切相关。 电荷缩放 DAC 电容网络中有四种布线寄生电容器 n0、n1、n2、…、nN 和 nT 之后，如图 1(b) 所示： 1)底板到底板，CBB板到基板，CBS ij； 2) 底部 i ； 3) 顶板到底板 CTB i ； 4) 从顶板到基板，CTS。 一些寄生电容可能会影响参考电压 VREF 稳定性，而CTB i 二进制加权电容器的比率和电荷缩放 DAC 对精度影响很大。 尽量减少 CTB i 对电路精度的影响，现代电池供电的片上系统 (SoC)，因为二进制加权电容器的大电容值会显着增加芯片面积和功耗。 虽然对比例电容器的布局合成技术进行了广泛的研究，但之前的大部分工作 [6]-[17] 只强调如何为比例电容产生高度匹配的共质心和/或分散布局，以最大限度地减少工艺梯度的影响 -诱导的错配。 它们不考虑布线寄生效应，这可能会破坏比例电容器的匹配特性，如图所示 1(b) 即使布局完全匹配。 只有少数最近的作品 [1]，[5]，[7]，[10]，[13] 在分散共质心单元电容器阵列中提出了一些布线方法或指南。 哈利勒等人。 [7] 和林等人。 [10] 建议将连接单元电容器顶板的布线与连接单元电容器底板的布线分开到不同的布线通道。 林等人。 [1] 和 Hsiao 等人。 [5] 在公共质心单元电容器放置生成生成过程中，将各路由通道中的干线数量减少以最小化寄生。 李等人。 [13] 提出了基于星形布局的对角线 (45°) 布线。 最近，Ho 等人。 [18] 介绍了通用单位电容器阵列的耦合感知长度比匹配路由。 如何同时最小化单元电容器的尺寸和匹配路由寄生，生成单元电容器阵列的共质心布局。尽管Burcea等人 [16] 在没有直接考虑布线寄生效应的情况下，提出了单元电容器的尺寸确定方法。应注意，单位电容器的尺寸取决于路由寄生器的匹配质量，特别是CTB i，如图所示。1 (b) 。通过更好的寄生匹配和更小的单位电容尺寸，可以同时减少电荷缩放DAC芯片面积和功耗。
提出CP-sequence
数据集
实验指标
具体方法
然而，布局过程中布线寄生效应的最小化还没有得到太大的解决，这可能会对最终电路的精度和性能产生很大的影响。 根据 [1]由于布线完整性所需的主干线数量不同，不同的公共纹理放置可能导致不同数量的布线寄生，如图所示 4 所示。如图所示，断开单元电容器的放置方式 图 4(a)，连接所有单元电容器总共需要四条主干线 我们应用我们的方法 [1] 来同时获得优化的布局和最佳的主干线规划，并根据 本地连接的单元电容器全球分布。 初始单位电容器尺寸由工艺技术文件或工艺设计套件给出的最大和最小单位电容器尺寸的平均值指定。 图 5 显示了 6 位充电缩放 DAC 优化公共质心布局和主干线规划。 我们的方法可能会在单元电容器阵列的中心产生一个非共质心区域，因为单元电容器的数量是奇数，失配和布线寄生效应最小化。 简单的路由前的许多工作中使用简单的路由方法，如[1]、[6]、[7]、[10]和[12]，或使用复杂的长度比路由方法[18] ，生成公共质心路由的方法简单有效。 所提出的方法生成的布线样式将有助于后续步骤在匹配 CTB i 和 CTS 同时，最小化单位电容器的尺寸，这将在第一位 IV-C 本节详细说明。 为了连接属于同一二进制加权电容器的单位电容器底板，同时满足公共质心约束，我们首先应用广度优先搜索算法从公共质心单位电容器阵列的任何算法 相邻单元电容器形成的连接重量属于同一二进制加权电容器。 一组单元电容器一旦被识别为连接组件，另一组对称对应的单元电容器也被视为连接组件，因为它们被放置为公共纹理。 。 图 6(a) 显示了图 2(b) 中 6 位充电缩放 DAC 公共质心单位电容器阵列的连接组件，用直线边界框突出显示多个单位电容器的连接组件 . 在识别所有连接组件后，我们应用最小生成树 (MST) 算法 [21] 将单元电容器连接到同一连接组件。 MST 算法路由图 GB 结构如下。 每个顶点 vi ∈ GB 对应于连接重量中的单位电容器。 如果相应的单位电容器相邻，则在 vi 和 vj 之间存在边 eij。 eij 权重是单位电容器之间的距离。 考虑到规律性，所有垂直边的权重必须相同，所有水平边的权重必须相同。 对于图 5 例如，由于没有水平主干线，所有垂直边缘的权重设置为两个相邻单元电容器之间的最小间距规则，所有水平边缘的权重根据所需的最大数量计算 技术文件中所有通道之间的布线轨道和相应的设计规则。 图 6(b) 显示每个连接组件的结果 MST。 我们观察到简单的规则模式(例如 [1] 其中一个)可能会引入大量的顶板布线 CTS，因此，电路精度影响很大。 为了尽量减少不必要的东西 C T S C^{TS} CTS 为接相邻单元电容器顶板的金属线应尽可能与基板屏蔽，以实现准确的电路规格。 我们认为连接相邻单元电容器底板的金属线可能是屏蔽线的候选人。 考虑到这种屏蔽，单元电容器顶板之间的布线拓扑将类似于单元电容器底板之间的布线拓扑。 因为二进制加权电容器的顶板连接到同一个网络 nT，如图 1 首先，为了生成连接所有单元电容器顶板的公共质心路由，**我们简单复制 图 6（b）中的 MST 从底板到顶板，**如图 7（a）所示。 复制 MST 之后，单元电容器形成一组不相交的连接组件。 然后我们建造另一个 MST 连接所有不相交的连接组件。 MST 结构路由图 GT 定义如下。 每个顶点 vi ∈ GT 对应一个不相交的连通重量。 如果相应的不相交的连接重量相邻，则在 vi 和 vj 之间存在边 eij。 eij 权重是不相交的连接分量之间的距离。 图 7（b）所有不相交有不相交的连接组件的结果 MST。 类似于底板布线，对称对应物上的单元电容布线是简单的镜像，特殊处理了单元电容阵列中心四个非共质心单元的布线。
为了实现更好的寄生匹配，最小化单位电容器尺寸，最小化功率，我们首先介绍了单位电容器尺寸、布线拓扑和布线模式的编码 CP 序列。 基于CP然后用遗传算法[22]来探索序列的最佳配置。 因此，电荷缩放 DAC 芯片面积和功耗可以最小化， DNL 和 INL 也符合精度/性能标准。
M. P. Lin, V. W. Hsiao, C. Lin and N. Chen, “Parasitic-Aware Commn-Centroid Binary-Weighted Capacitor Layout Generation Integrating Placement, Routing, and Unit Capacitor Sizing,” in IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 36, no. 8, pp. 1274-1286, Aug. 2017, doi: 10.1109/TCAD.2017.2685598.