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存储器静态随机存取(Static Random-Access Memory，SRAM)是随机存取存储器的一种。所谓静态，是指只要存储器保持通电，存储在其中的数据就可以保持不变。相比之下，动态随机存储存储器(DRAM)存储在里面的数据需要定期更新。然而，当电力供应停止时，SRAM存储的数据仍然会消失(称为volatile memory)，这与断电后断电后存储数据ROM或者闪存是不同的。
中文名
静态随机访问存储器外文名称
Static Random-Access Memory
静态随机访问存储器设计
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SRAM由存储矩阵、地址译码器和读写控制电路组成。容量扩展有两个方面：位数扩展与芯片并联，字数扩展可以选择输入端与译码器控制芯片。SRAM中的每一bit存储个场效应管存储(M1, M2, M3, M4)形成两个交叉耦合的反相器。另外两个场效应管(M5, M6)是存储基本单元用于读写的位线(Bit Line)控制开关。
反相器是一种电路器件，其输出是输入CMOS静态反相器由两种互补的金属氧化物半导体场效应管制成(MOSFET)P沟场效应管由P沟场效应管组成，平，N沟场效应管连接到低电平。输入电路连接到两个场效应管的栅极上，输出电路连接到两个场效应管的连接处。输入低电平时，打开P沟场效应管，N沟道场效应管关闭，输出高电平。输入高电平时，打开N沟场效应管，P关闭沟场效应管，输出低电平。这就实现了反相输出。
一个SRAM基本单元有0and两个电平稳定状态。SRAM两个基本单元CMOS反相器组成。两个反相器的输入和输出交叉连接，即第一个反相器的输出连接第二个反相器的输入，第二个反相器的输出连接第一个反相器的输入。这可以锁定和保存两个反相器的输出状态，即存储一个位元的状态。
除了6管的SRAM，其他SRAM还有8管、10管甚至每位元使用更多的晶体管。这可用于实现多端口(port)读写访问，如多口显存或寄存器堆SRAM实现电路。
一般来说，每个基本单元使用的晶体管数量越少，占用面积越小。因为硅芯片(silicon wafer)因此，生产成本相对固定，SRAM基本单元面积越小，硅芯片上的位元存储越多，每位元存储的成本越低。
内存基本单元可以使用不到6个晶体管，如3管甚至单管，但单管存储单元是DRAM，不是SRAM。
访问SRAM时，字线(Word Line)加高电平，使得每个基本单元的两个控制开关用的晶体管M5与M6.打开基本单元和位线(Bit Line)连接。位线用于读取或写入基本单元的保存状态。虽然不需要两条反向位线，但这条反向位线有助于提高噪声容量.
动态存储器(DRAM)相比，SRAM带宽有了很大的改善——由于两条位线是相反的，这种差异信号使SRAM抗噪声干扰能力强。而DRAM与存储电容器相连的位线被困在电荷共享中(charge sharing)使其位线信号上下波动。另一项差别使得SRAM其地址线目标存储单元的字线是同时工作选择目标存储单元的字线DRAM为了降低成本，通常会先发送低半段地址线的比特，然后发送高半段地址线的比特bit，这降低了DRAM包装地址引脚的数量。
有m条地址线和n条数据线SRAM，其存储容量为2个字(word)，2×nbit.每个字的长度至少为64bit。
静态随机访问存储器SRAM操作
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SRAM基本单元有三种状态：standby(电路空闲)，reading(读取)与writing(写入). SRAM读写模式必须分别具有"readability"(可读)与"write stability"(写入稳定)。Standby
如果字线没有被选为高电平，则用作控制M5与M6两根晶体管断路，将基本单元与位线隔离。M1– M只要与高、低电平连接，组成的两个反相器将继续保持其状态。Reading
假定储存的内容为1,即在Q处的电平为高。读取周期开始时，两条位线预充值为逻辑1，然后字线WL两个访问控制晶体管充高电平M5与M6通路。第二步是保存Q值和位线BL所以，预充值是一样的BL保持逻辑1，Q和BL预充值不同，使得BL经由M1与M5放电变成逻辑0(即Q的高电平使晶体管M1通路)。在位线BL一侧，晶体管M4与M6通道将位线连接到VDD代表逻辑1(M4作为P沟场效应管，由于栅极低于Q电平M4通路)。如果存储的内容是0，相反的电路状态会使BL为1而BL为0.只需要BL与BL有一个很小的电位差，读取的放大电路会识别哪条位线是1，哪条是0。敏感度越高，读取速度越快。Writing
写入周期开始时，将要写入的状态加载到位线。如果要写0，则设置BL为1且BL为0。然后字线WL高电平加载，位线状态加载SRAM基本单元。这是由位线输入驱动设计的，比基本单元相对较弱的晶体管更强，使位线状态能够覆盖基本单元交叉耦合的反相器的以前状态。
静态随机访问存储器总线
访问时间为70ns的RAM位址设置完成有效后，70ns输出数据。数据将继续有效约5-10 ns。起落时间会影响有效时间槽(timeslot)约5 ns.如果先读到低半段地址，会多花30元 ns。
静态随机访问存储器的应用和使用
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静态随机访问存储器的特性
SRAM是比DRAM更贵，但是功耗更快，非常低(尤其是在空闲时间)。SRAM带宽要求高，或功耗要求低，或两者兼而有之。SRAM比起DRAM由于内部结构复杂，更容易控制和随机访问。SRAM比DRAM占地面积较大，不适合存储密度较高、成本较低的应用，如PC内存。
时钟频率和功耗
SRAM功耗取决于其访问频率。如果高频访问SRAM，其功耗比可上DRAM。有的SRAM全带宽时功耗达到几个瓦特量级。SRAM若用于时钟频率温和的微处理器，其功耗将非常小，在空闲状态下的功耗可忽略不计——几个微瓦特级别。
SRAM用于:通用产品asynchronous界面，如28针32针Kx8的chip(通常命名为XXC256)和最多16种类似产品 Mbit每片
synchronous界面通常用作高速缓存(cache)以及其他需要突发传输的应用，最多18个 Mbit(256Kx72)每片
作为微控制器集成在芯片中RAM或者cache(通常从32 bytes到128kilobytes)
作为强大微处理器的主体caches，如x86系列和许多其他系列CPU(从8kiB数百万字节的量级)
作为寄存器(见寄存器堆)
用于特定的ICs或ASIC(通常是几千字节量级)
嵌入式应用
许多用于工业和科学的子系统、汽车电子等SRAM。许多现代设备都嵌入了数千字节SRAM。事实上，几乎所有实现电子用户界面的现代设备都可能使用SRAM，比如玩具。数码相机、手机、音频合成器等。经常使用几兆字节SRAM。 通常使用双口实时信号处理电路(dual-ported)的SRAM。
用于计算机
SRAM用于PC、工作站、路由器及外设:内部CPU采用高速缓存和外部突发模式SRAM缓存、硬盘缓冲区、路由器缓冲区等。LCD显示器或打印机器或打印机SRAM缓存数据。SRAM小缓冲区也很常见CDROM与CDRW通常是256 KiB或更多，用于缓冲音轨数据。与计算机相连的电缆调制调节器和类似的设备也被使用SRAM。
爱好者
搭建自己的处理器的业余爱好者更愿意选用SRAM，这是其易用性的工作界面。没有DRAM所需的刷新周期；直接访问地址总线和数据总线，而不是像DRAM多工分别访问。SRAM通常只需要3个控制信号：Chip Enable (CE), Write Enable (WE)与Output Enable(OE)。对于同步SRAM,还需要时钟信号(Clock，CLK)。
静态随机访问存储器SRAM的类型
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非挥发性SRAM
非挥发性SRAM(Non-volatile SRAM，nvSRAM)具有SRAM但在失去电源供电时，可以保留标准功能的数据。非挥发性SRAM用于网络、航天、医疗等关键场合——保存数据是关键，不可能使用电池。
静态随机访问存储器异步SRAM
异步SRAM(Asynchronous SRAM)的容量从4 Kb到64 Mb。SRAM快速访问使异步SRAM适合小的cache工业电子设备、测量设备、硬盘、网络设备等。
静态随机访问存储器根据晶体管类型进行分类
双极性结型晶体管(双极性结型晶体管)TTL与ECL)—非常快速但是功耗巨大
MOSFET(用于CMOS)—本文详细介绍了低功耗、广泛应用的类型。
静态随机访问存储器根据功能分类
异步-独立时钟频率，读写受地址线和控制使能信号的控制。
同步-所有工作从时钟脉冲边缘开始，地址线、数据线和控制线与时钟脉冲配合。
静态随机访问存储器根据特性分类
零总线翻转(Zero bus turnaround，ZBT)—SRAM从写到读，从读到写，总线所需的时钟周期是0
同步突发SRAM(synchronous-burst SRAM，syncBurst SRAM)—
DDR SRAM—同步，单口读/写，双数据率I/O
QDR SRAM(Quad Data Rate (QDR) SRAM)—同步，分开读写，同时读写四个字(word)。
静态随机访问存储器根据触发类型
二进制SRAM
三进制计算机SRAM[1]
参见静态随机访问存储器
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音
DRAM,包括PSRAM (pseudo-static RAM)
参考资料
1.
James M. Conrad; Alexander G. Dean (September 2011). Embedded Systems, An Introduction Using the Renesas RX62N Microcontroller. Micrium. ISBN 978-1935-7729-96.