（Xilinx）FPGA中LVDS差分高速传输的实现-锐单电子商城

基于低压差分信号的低压差分传输技术(Low Volt-agc Differential signaling)低压差分传输技术可用于从电路板系统中的高速信号传输到不同电路系统之间的快速数据传输，其应用越来越重要。与单端传输相比，低压差分信号具有较高的噪声抑制功能，其较低的电压摆幅允许差分对线具有较高的数据传输速率，消耗较小的功率，产生较低的电磁辐射。

LVDS：Low Voltage Differential Signaling，低压差信号。

LVDS传输支持率一般为155Mbps（大约为77MHZ）以上。

LVDS它是一种低摆幅差分信号技术，使信号处于差分PCB数百条线对或平衡电缆Mbps低压振幅和低电流驱动输出实现低噪声和低功耗。

差分信号抗噪特性

从差分信号传输线上可以看出，如果理想情况下线路不受干扰，

图像可以理解为：

IN= IN — IN-

可理解为：

IN — IN- =OUT

所以：

OUT = IN

在实际线路传输中，线路受到干扰，同时出现在差分线对面，

在发送侧，仍然是：

IN = IN — IN-

线路传输干扰同时存在于差异对上，假设干扰是q，则接收则：

(IN q) — (IN- q) = IN — IN- = OUT

所以：

OUT = IN

噪音被抑制。以上可以形象理解差异抑制噪声的能力。

From: 美国国家半导体《LVDS用户手册》P9

FPGA中差管脚

为了适用于高速通信场合，现在FPGA都提供了大量的LVDS接口。如Spartan-3E系列FPGA提供以下差分标准：

LVDS
Bus LVDS
mini-LVDS
RSDS
Differential HSTL (1.8V, Types I and III)
Differential SSTL (2.5V and 1.8V, Type I)
2.5V LVPECL inputs

所拥有的差分I/O管脚数如下

From:Spartan-3E FPGA Family:Complete Data Sheet p5

I/O管脚的命名方式：

From:Spartan-3E FPGA Family:Complete Data Sheet p164

From:Spartan-3E FPGA Family:Complete Data Sheet p18

Spartan-3E系列FPGA器件差分I/O接口输入的特性参数：

From:Spartan-3E FPGA Family:Complete Data Sheet p126

公众号：OpenFPGA

Spartan-3E系列FPGA器件差分I/O接口输出工作性参数：

From:Spartan-3E FPGA Family:Complete Data Sheet p127

Xilinx公司使用差异原语

(原语，其英文名称为Primitive，是Xilinx用户可以将一系列常用模块的名称视为其设备特性开发的名称Xilinx类似于公司为用户提供的库函数C 中的“cout关键词是芯片中的基本元素，代表FPGA实际拥有的硬件逻辑单元，如LUT，D触发器，RAM等等，相当于软件中的机器语言。在实现过程中的翻译步骤时，将所有设计单元转换为目标设备中的基本元件，否则将无法实现。原语可以直接例化在设计中使用，是最直接的代码输入方式，其和HDL语言关系类似于汇编语言和C语言。）

公众号：OpenFPGA

关于Xilinx详细介绍原语，请参考以下文章

1）FPGA开发实用教程第4节 Xilinx使用公司原语的方法

http://www.eefocus.com/article/08-03/37457s.html

2）ISE的Help—sofeware Manuals

差分I/O端口组件

1） IBUFDS

IBUFDS原语用于将差异输入信号转换为标准单端信号，并可添加可选延迟。IBUFDS在原语中，输入信号为I、IB，一个是主，一个是从，两者相反。公众号：OpenFPGA

IBUFDS列出了逻辑真值表，其中-*表示输出保持上次输出值不变。

表IBUFDS原语输入输出真值表

IBUFDS原语的例化代码模板如下所示：

// IBUFDS: 输入缓冲器冲器（Differential Input Buffer）  // 适用芯：Virtex-II/II-Pro/4, Spartan-3/3E 
// Xilinx HDL库向导版本，ISE 9.1 
IBUFDS #( 
.DIFF_TERM("FALSE"), 
// 差分终端，只有Virtex-4系列芯片才有，可设置为True/Flase 
.IOSTANDARD("DEFAULT") 
// 指定输入端口的电平标准，如果不确定，可设为DEFAULT 
) IBUFDS_inst ( 
.O(O), // 时钟缓冲输出 
.I(I), // 差分时钟的正端输入，需要和顶层模块的端口直接连接 
.IB(IB) // 差分时钟的负端输入，需要和顶层模块的端口直接连接 
); 
// 结束IBUFDS模块的例化过程

http://www.xilinx.com/itp/xilinx6/books/data/docs/lib/lib0229_197.html

Verilog Instantiation Template

IBUFDS instance_name (.O (user_O),

.I (user_I),

.IB (user_IB));

在综合结果分析时，IBUFDS的RTL结构如图所示。

图IBUFDS原语的RTL结构图

2) OBUFDS

OBUFDS将标准单端信号转换成差分信号，输出端口需要直接对应到顶层模块的输出信号，和IBUFDS为一对互逆操作。OBUFDS原语的真值表如表所列。

表OBUFDS原语的真值表

OBUFDS原语的例化代码模板如下所示：

// OBUFDS: 差分输出缓冲器（Differential Output Buffer） 
// 适用芯片：Virtex-II/II-Pro/4, Spartan-3/3E 
// Xilinx HDL库向导版本，ISE 9.1 
OBUFDS #( 
.IOSTANDARD("DEFAULT") 
// 指名输出端口的电平标准 
) OBUFDS_inst ( 
.O(O), // 差分正端输出，直接连接到顶层模块端口 
.OB(OB), // 差分负端输出，直接连接到顶层模块端口 
.I(I) // 缓冲器输入 
); 
// 结束OBUFDS模块的例化过程

http://www.xilinx.com/itp/xilinx5/data/docs/lib/lib0317_301.html

Verilog Instantiation Template

OBUFDS instance_name (.O (user_O),

.OB (user_OB),

.I (user_I));

在综合结果分析时，OBUFDS原语的RTL结构如图所示。

图OBUFDS的RTL结构图

3) IOBUFDS

IOBUFDS原语真值表

IOBUFDS的RTL结构图

Verilog Instantiation Template

// IOBUFDS: Differential Bi-directional Buffer
// Virtex-II/II-Pro/4/5, Spartan-3/3E/3A
// Xilinx HDL Libraries Guide, version 9.1i
IOBUFDS #(
.IBUF_DELAY_VALUE("0"), 
// Specify the amount of added input delay for the buffer, "0"-"16" (Spartan-
3E only)
.IFD_DELAY_VALUE("AUTO"), 
// Specify the amount of added delay for input register, "AUTO", "0"-"8"
(Spartan-3E only)
.IOSTANDARD("DEFAULT") // Specify the I/O standard
) IOBUFDS_inst (
.O(O), // Buffer output
.IO(IO), // Diff_p inout (connect directly to top-level port)
.IOB(IOB), // Diff_n inout (connect directly to top-level port)
.I(I), // Buffer input
.T(T) // 3-state enable input
);
// End of IOBUFDS_inst instantiation

差分时钟组件

1）IBUFGDS

与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如图1所示。

IBUFGDS是IBUFG的差分形式，当信号从一对差分全局时钟管脚输入时，必须使用IBUFGDS作为全局时钟输入缓冲。IBUFG支持BLVDS、LDT、LVDSEXT、LVDS、LVPECL和ULVDS等多种格式的IO标准。

http://www.xilinx.com/itp/xilinx6/books/data/docs/lib/lib0231_199.html

IBUFGDS原语真值表

IBUFGDS的RTL结构图

Verilog Instantiation Template

IBUFGDS instance_name (.O (user_O), 
                                   .I (user_I), 
                                   .IB (user_IB));

LVDS差分的在FPGA中的应用

在高速传输的过程中，经常会受到干扰而误码，因此有时候时钟输入采用差分输入的办法来提高抗干扰的能力。下面已一个二分频为例子：

二分频Verilog代码如下：

`timescale 1ns / 1ps




module div2(clk, div2_clk, rst_n);
    input clk;
    input rst_n;
       
       output div2_clk;
       reg div2_clk;


公众号：OpenFPGA
    always@(posedge clk or negedge rst_n)
       begin  
                  if(!rst_n)
                       div2_clk<=0;< span="">
                  else div2_clk<=~div2_clk;< span="">
             end
             
endmodule

布线布局的仿真（Post-Route Simulation）波形如下：

现在对时钟clk信号进行差分处理，对div2 module进行例化（Create Schematic Symbol）

新建一个div2_diff.sch。添加div2的module在sch上。通过搜索，把时钟缓冲差分组件IBUFGDS也放在div2_diff.sch上。

设置好clk的差分管脚，（按照Verilog命名规范）正的命名为clk_p，负的命名为clk_n。

在添加波形测试文件时要注意，Clock Information选择Multiple Clocks（因为时钟变为两个clk_p、clk_n）

下一步，把clk_p和clk_n都选上：

可以看到仿真的clk_p和clk_n都变为差分输入的了。

还要对div2_diff.sch进行管脚约束。div2_diff.ucf约束文件如下：

NET "clk_p"  LOC = "C9" | IOSTANDARD = LVDS_25 ;
NET "clk_n"  LOC = "D9" | IOSTANDARD = LVDS_25 ;
NET "div2_clk"  LOC = "A10" | IOSTANDARD = LVCMOS33 ;
NET "rst_n"  LOC = "H13" | IOSTANDARD = LVCMOS33 ;

要注意：

clk_n和clk_p都要设置在差分管脚对上，

clk_n——C9——IO_L14P

clk_p——D9——IO_L14N

并且逻辑电平标准设置为LVDS_25。Spartan-3E支持下面的差分逻辑电平标准。

LVDS
Bus LVDS
mini-LVDS
RSDS
Differential HSTL (1.8V, Types I and III)
Differential SSTL (2.5V and 1.8V, Type I)
2.5V LVPECL inputs

综合、翻译、映射和布线布局后，运行布线布局仿真，可以看到时钟clk已经变为差分时钟了。

看div2_diff.sch的HDL文件（View HDL Functional Model）。可以看到其实sch调用了IBUFGDS原语。

在差分设计中，经常会因为配置错误而使得综合出错，最常见的错误分析如下：

①

ERROR:Place:332 - This design contains an LVDS IO pair. The pair of IOs must be placed in a specific relative structure.
   The two IOs can not be placed in this specific structure.
   The reason for this issue:
   All of the logic associated with this structure is locked and the relative placement of the logic violates the
   structure. The problem was found between the relative placement of IBUF clk_p at site PAD27 and IBUF clk_n at site
   IPAD28.  The following components are part of this structure:
      IBUF   clk_p
      IBUF   clk_n

这个错误出错是因为差分管脚clk_p和clk_n没有约束到芯片的差分对管脚上。需要修改.ucf文件。至于芯片哪个管脚是差分对，可以参考相应芯片的Datasheet。XC3S500E-FG320(Spartan-3E fpga)有92个I/O差分管脚和12个输入差分管脚。

②

ERROR:Pack:946 - The I/O component "clk_p" has an illegal IOSTANDARD value. 
   Components of type DIFFMI do not support IOSTANDARD LVCMOS33.  Please correct
   the IOSTANDARD property value.

这个错误出错是因为差分管脚设置的逻辑电平标准不对，设置成LVCMOS33，应该设置为芯片支持的LVDS逻辑电平标准。

参考资料：

1）基于LVDS技术与FPGA的高速通讯应用研究，韩党群，唐征兵，张庆玲

http://www.eccn.com/xsj07/xsj080231.asp

2）LVDS原理与应用简介

http://www.ent.eetchina.com/ART_8800472639_2700004_TA_5d4d019d.HTM

3) 美国国家半导体的《LVDS用户手册》

http://www.ent.eetchina.com/ART_8800562170_2700004_TA_552cca6f.HTM

Xilinx FPGA 如何使用LVDS

http://www.61eda.com/Services/help/Xilinx/200803/1225.html

无论使用HDL flow还是schematic flow，只需要例化IBUFDS,OBUFDS之类的差分缓冲器，就可以使用LVDS了。

例化之后，要定位Pin位置，使用PACE，在IO

Standard中选择LVDS33或者LVDS25，还能选择有DCI的版本。定端口时，注意看Datasheet中Pin名字分P/N，这P也要对应buffer中的P，N也要对应N。而且注意同一个bank只能有一个电压标准。

如果用FPGA Editor观察布局布线后的情况，就会发现，FPGA

Editor中没有IBUFDS这个Component，这个Buffer是藏在IOB里的，点击到Pin的图块中，可以看到里面有一个Buffer，就起到了IBUFDS这个作用。

- END -

ＮＯＷ现在行动！
推荐阅读
【Vivado那些事】如何查找官网例程及如何使用官网例程【Vivado使用误区与进阶】总结篇【Vivado那些事】Vivado下头文件使用注意事项【Vivado那些事】Vivado中常用的快捷键（一）F4键【Vivado那些事】Vivado中常用的快捷键（二）其他常用快捷键
HDL Designer Series(HDS)介绍
SystemVerilog数字系统设计_夏宇闻 PDF
Verilog 里面，always，assign和always@(*)区别
FPGA上如何求32个输入的最大值和次大值：分治一文读懂TCP/IP！《RISC-V on T-Core》学习笔记新年愿望是什么？先送大家一波开发软件谈谈FPGA（入门）学习的两种方式ZYNQ-迷恋ZYNQ-FPGA开发板资源分享
零基础入门FPGA，如何学习？
黑金全部开发板资料（FPGA+ZYNQ）分享
【Vivado那些事】FPGA配置失败，无法启动怎么办
你会在github上找项目吗？
图书推荐|ARM Cortex-M0 全可编程SoC原理及实现
简谈：如何学习FPGARISC-V再进阶！世界首款5纳米RISC-V SOC成功流片！
几款开源SDR平台
Xilinx 推出 Kria 自适应系统模块产品组合，在边缘加速创新和 AI应用
RISC-V指令集架构介绍及国内外厂商介绍
Vitis尝鲜（一）
SDR/无线设计中LNA和PA的基本原理
拆解1968年的美国军用电脑，真的怀疑是“穿越”啊！
一文最全科普FPGA技术知识
首个中文CPU指令规范 龙芯推出LoongArch基础架构手册
你见过1-bit CPU吗？高级FPGA设计技巧！多时钟域和异步信号处理解决方案
【Vivado那些事】Vivado中电路结构的网表描述
ZYNQ中裸机开发和Linux开发有什么区别？
现代计算机的雏形-微型计算机MCS-4
【每周一问】如何控制加载FPGA程序时，Xilinx FPGA的IO管脚输出高低电平
【Vivado那些事】vivado生成.bit文件时报错-ERROR: [Drc 23-20]
AD9361 和Zynq及其参考设计说明
点击上方字体即可跳转阅读

资讯详情

（Xilinx）FPGA中LVDS差分高速传输的实现

NXP Semiconductors GD3160半桥评估套件的介绍、特性、及应用

（Xilinx）FPGA中LVDS差分高速传输的实现

NXP Semiconductors GD3160半桥评估套件的介绍、特性、及应用

最近热搜

历史搜索 清除历史记录

历史搜索清除历史记录