1、FPGA选型时，首先要详细阅读相应型号的设备手册，注意特殊特性。
(1)如Cyclone IVGX中，LVDS根据所在bank有差异，真LVDS（true lvdstransmitters）（IO标准选为LVDS）只需在，但是伪LVDS（emulated lvds）（IO标准选为LVDS_E_3R）还要在发送端加一个。
(2)、当LVDS当用普通信号作为输出信号时，普通信号的IO至少距离LVDS信号5个PIN。比如P101和P103作为LVDS输出，则 P96~P100,P102,P104~P108普通输出信号不能同时分配，但可以分配LVDS输出信号。这些也需要在硬件设计之初考虑。输出管脚的要求是pads must be separated by a minimum of 4 pads，而对于输入引脚，要求为pads must be separated by a minimum of 5 pads。
(3)、选作LVDS的Bank的VCCIO电压是，在硬件设计时需要注意，如果电压分配不正确，也无法完成LVDS的分配。一旦该Bank的 VCCIO电压被设计成2.5V，那么该Bank的其他非LVDS信号（包括配置信号）的高电平也是2.5V了。需要注意FPGA输出电平与芯片电平的匹配问题，如有需要须进行电平转换。
(4)、某些专用时钟输入引脚只能与MPLL相连，不能与FPGA内部逻辑网络相连。
2、拿到板子，首先测量晶振时钟与复位管脚等是否正常工作。
3、关于原理图中两个板子接插件信号名称不统一的问题，不必过分在意名字，只需将对应位置的管脚分配正确即可。
4、在编译之前要在工程中将未使用的管脚设置为，否则将输出高电平，灌电流进芯片，烧坏芯片。
5、必须添加SDC文件。对于相关联的时钟，应该正确creat generate clock 与 set group。对于经过代码分频后，综合报No Path 的warning，请参考文章曲线救国。
6、信号不正确的时候，先检查硬件是否都正确，再调软件。比如LVDS不稳定，是不是电阻焊接的问题。
7、FPGA输出电平与芯片电平不匹配时，不要将输出信号直接接到芯片上，需要进行。