作为硬件工程师，我们通常会收到产品内存配置的需求DDR4，容量16Gb（2GB=16Gb）。
而我们通常需要把这个“简陋”的需求，转化为具体的电路，该如何去实现呢？ 其实很简单。DDR4的硬件设计过程可以概括为:搭配一个平台DDR内存颗粒，平台和DDR所有内存颗粒都能正常工作。
所以可以分为两部分，如何选择一个平台DDR内存颗粒？如何保证？DDR相关电路能正常工作吗？
DDR内存颗粒选择
目前很多芯片都会投入使用CPU与外围控制电路（例如：FLASH控制电路，DDR控制电路，USB控制电路)像高通一样集成到一个芯片中MDM8909，类似的芯片，我们称之为平台芯片。平台芯片DDR我们称之为控制电路DDR Controller翻译为：DDR控制器。
为DDR控制器搭配它能控制的DDR您必须首先了解内存颗粒：DDR控制器需要什么样的内存颗粒？
硬件设计第一步:查阅平台芯片规格。DDR描述控制器部分。
It has d one PCIe gen3, dual USB3.0, multiple serial IOs selectable between SPI/I2C/UART, Dual SDIO for eMMC and SD card, I2S/PCM/Display Interfaces，16/32 bits DDR3L/4 up to 2400 MT/s, parallel NAND, serial NOR, and Wi-Fi/IOT coexistence interfaces for up to two radios.
所以我们知道： 平台芯片，支持DDR3L或者DDR4.数据位宽为16位或32位，最高数据传输速度为2400MT/s，即频率为1200MHz（DDR是双边数据传输，一个时钟周期传输两次数据，1次s传输了2400M次，也就是说1s时钟变化1200次，即频率为1200MHz）。 结合产品需求：容量16Gb，那我们基本上可以锁定DDR详细规格。
在正式选择之前，还将引入一个概念RANKDDR即支持多个内存颗粒的扩展容量和数据位宽。 例如，我们的DDR如果控制器支持32位数据位宽，我们可以使用8位4位DDR，或者4个8位DDR，或者2个16位DDR，或者1个32位DDR扩展数据位。假如我们用8个4位DDR颗粒设计，我们RANK数量就是8，我们戏称为“8-RANK设计，当然，在实际应用中，我们肯定不会那么愚蠢，拿8个4位DDR去扩展32位。
所以，确定我们的RANK数量后，需求被锁定。容量设定为16Gb，类型为DDR4.数据宽度为32位，最高频率为1200MHz。因为目前大部分都是DDR内存颗粒支持16位数据宽度，因此RANK数量为2，即我们所说的Dual-RANK设计。
根据这一需求，可以DDR在官网上寻找合适的DDR芯片。比如在镁光官网产品页面，选择DRR4-SDRAM，选定8Gb，DDR4。
该网页将为您推荐许多型号。例如，数据位宽为8位，可直接跳过。
数据位宽为16位，频率为1200Mhz（2400MT/s）还是有很多。现在是时候测试硬件工程师的专业素质了。我们不仅要考虑硬件性能，还要考虑材料成本和材料采购周期。考虑到成本，尽量不要有设计，所以速度是3200MT/s排除器件。假如我们是消费类商规产品，所以选择温度范围较窄的商业级设备，其次，为了增进您与采购的感情，
这样，我们的选择基本上就锁定了MT40A512M16JY-083E用量为2片。 此时，开始阅读设备规格，了解电气性能，设计外围电路DDR控制器和DDR内存颗粒运行愉快。 DDR构建硬件电路 逻辑器件电路的设计需要逻辑思维。最简单的逻辑思维是分组。因此，首先要了解DDR控制器的硬件接口。控制器硬件PIN脚可分为电源组、配置组、控制组、时钟组、地址组、数据组。 电源组和配置组的接口如下，电源和电阻可以完成.2V尽可能稳定的供电，这里忽略。ZQ用于校准的电阻ODT我们将在后面讨论阻抗。
控制组接口如下。
分组后，要根据DDR外围硬件设计的工作原理。
要注意控制信号CS0和CS1.可以用来选择两个片的信号。RANK内存容量扩展的，说明DDR最多支持2组控制器RANK。每组RANK分配单独的片选信号。我们在这里设计了两个16个芯片RANK，即CS目前选择的2个应同时连接DDR颗粒的CS上，形成菊花链。其他控制信号通常没有时序要求，可以传递逻辑。
地址信号通常是指时钟信号，因此地址信号应严格与时钟信号保持长度一致，以确保所有地址位置在采样时同时到达。因为同一块单板上，每根线上电子的传递速度是一样的，所以信号线长度约长，信号越晚到达，信号线长度越短，信号越早到达，地址采样的时候，是有时间期限的，所以，所有的地址信号必须保证在采样时间范围内，全部到达，因此要求地址线相对时钟线进行长度控制。在前一节中，我们谈到了内存搜索的原理，首先使用它BG信号选择BANK GROUP，再用BA信号进行BANK选择，再用A[0:16]选择行列，然后使用A进行列选择，完成寻址。可以看到，Address在选择和列选择信号时，BG和BA信号是保持的，所以BG信号和BA信号的等长要求相对较宽。 DDR控制器有2根BG信号，2根BA信号，17根Address信号，同一个RANK有2个DDR颗粒，每个DDR颗粒有1根BG信号，2根BA信号，17根Address信号，前面CS同时连接两个DDR颗粒的选择，所以在寻址时选择两颗颗粒DDR会同时被选中，所以DDR如何区分控制器中的一个DDR颗粒呢？如何连接硬件？其实很简单。根据上节提到的内存搜索原理，我们知道每一个DDR颗粒有2个BANK GROUP（1根BG信号），4个BANK（2根BA信号），与CS扩展容量的原理是一致的，我们将BG0接在DDR颗粒1上，BG0拉高拉低，我们可以寻址CHIP1的8个BANK。BG1接在DDR颗粒2上，BG拉高拉低，我们可以找到地址CHIP1的8个BANK。BA、ADDR菊花链同时连接两个DDR芯片上。
接下来，让我们来看看数据信号的链接。由于数据信号是内部分组的，DDR当数据信号传输时，双边数据传输，如果所有信号都参考时钟进行等长控制，则很难增加等长控制DDR设计难度大，所以聪明人想出了另一个动作，增加数据选择通信号作为数据信号的采样时钟，每8个信号参考一组差异。所以我们可以很容易地看到它DDR控制器有4组DQS差分信号，32个数据信号。我们的RANK中有2个DDR每颗粒有2组DQS差分信号，16个数据信号。所以 控制器的DQS[0:1]连接DDR CHIP0的DQS[0:1], 控制器的DQ[0:15]连接DDR CHIP0的DQ[0:15]。 控制器的DQS[2:3]连接DDR CHIP1的DQS[0:1], 控制器的DQ[16:31]连接DDR CHIP1的DQ[0:15]。
参考文章：《DDR四、硬件详细设计