IC全景设计流程图
芯片的诞生经历了（分别对应），每一步都包含复杂的步骤和过程，如所示。
现在，我们。
一、IC设计分类
首先对做个介绍，比如所示。
如图1-1所示，可以粗分为和又可分为和；还有一部分IC设计采用，如：和。
- ：需要制作掩模，设计时间长，硬件无法升级；芯片面积小，性能优化好；适用于芯片需求量大的场合：用于分摊昂贵的光罩掩模制版费，降低单片生产成本。
- ：不需要后端设计/制作掩模，可编程；开发门槛低，设计时间短，硬件升级快捷；芯片面积大，性能不够优化 ；适合芯片需求量小的场合：不用支付昂贵的光罩掩模制版费。作为数字ASIC设计过程中的必要步骤：ASIC前端设计的设计FPGA原型验证（HDL功能验证)。
处理模拟信号的规模远低于数字IC，放大器（ RF放大器、中放、运放、功放)；比较器；振荡器；混频器；模拟PLL；稳压稳流源等
ADC、DAC；某些Driver；等等
System on Chip(系统集成电路，片上系统)
二、IC设计中需要考虑的因素
1.满足功能和性能要求(性能:速度和功耗)
2.降低芯片成本(包括设计、制造和测试)
- 设计：良好的设计过程可以降低芯片的设计成本。
- 制造：为了减少芯片面积，增加每个晶圆上的管芯数量，需要优化设计DFM提高芯片制造成品率的方法。
- 测试：可测试设计（DFT）减少每个芯片的测试时间等。
- 单芯片成本计算方法：CT = CD/N CP/(y*n) 封装试验成本
- 第一项表示分配给每个芯片的设计费用:CD设计和掩模制版费(也称为设计和掩模制版费)NRE费用）， N是总产量；
- 第二项表示每个芯片的制造成本：CP每个晶圆的制造成本，n每个晶圆上的管芯数，y晶圆成品率；
(3)延长芯片的使用寿命
(4)缩短芯片上市时间（Time-to-Market）
三、数字IC设计流程及EDA工具与人员分工
1.第一阶段:前端设计:（RTL设计、逻辑设计)
用硬件描述语言HDL（Verilog、VHDL）描述；描述硬件电路，抽象地表示电路的结构和行为(如何组成，完成什么功能)；
结构描述:多个部件用信号线互连形成实体； 行为描述：反映信号的变化、组合和传播行为，特征是信号的延迟和并行性； 与特定的硬件电路无关EDA简化了工具平台的设计； 支持从系统级到门和设备级到门的电路描述，并具有不同设计层次的模拟/验证机制； 支持电路描述由高层向低层的转换，可作为综合工具输入；
2.第二阶段:功能验证(前仿真)
检验RTL级的HDL是否实现了设计Spec.所需功能等；
- 仿真：先对设计进行一系列的激励（输入），然后有选择的观察响应（输出）
- 激励与控制：设置输入端口，输入激励向量；
- 响应和分析：及时监控输出响应信号的变化，判断是否正确合法；
3.后端实现(综合逻辑逻辑) 时序分析 布局布线 版图验证，后仿真)
描述电路RTL级HDL转换为门级电路网表netlist过程；根据电路性能的要求（限制），在制造商提供的单元库的支持下，包括许多结构、功能和性能已知的逻辑元件，找到门级逻辑网络结构的最佳实现方案，形成门级电路网表netlist；
综合EDA工具主要包括三个阶段：
转换阶段：将RTL用门级逻辑来实现，构成初始的未优化电路。 优化与映射：对已有的初始电路进行分析，去掉电路中的冗余单元，并对不满足限制条件的路径进行优化，然后将优化之后的电路映射到由制造商提供的工艺库上
时序分析一般采用，以
STA工具的基本思想:
- 关键路径是netlist中信号传播时延的最长路径，决定了芯片的最高工作频率；
STA工具可以分为三个基本步骤：
- 第一是将netlist看成一个拓扑图 ；
- 第二是时延计算（连线时延 net delay、单元时延 cell delay）；
- 第三是找到关键路径并计算时延，进行判断；
（3）布局布线
（4）版图验证
版图验证包括；
：保证版图的可制造性，保证版图满足芯片制造厂的版图设计规则（Design Rule）；：证明版图与门级电路网表netlist的一致性；
（4）后仿真
后仿真是，在后仿真之前首先要进行，提取版图的连线时延信息（RC Extract)，等；
四、FPGA/CPLD设计流程及EDA工具
主要流程有三步：
（1）功能仿真
HDL设计是否实现Spec.功能要求；
采用的EDA工具：；
（2）逻辑综合
HDL转化为FPGA门级网表；
采用的EDA工具：；
（3）时序仿真
不同于前面提到的静态时序仿真STA，是动态时序仿真；
采用的工具：；
（4）适配
也称结构综合或FPGA布局布线，是将由综合产生的网表文件配置于指定的目标器件(FPGA/CPLD)中，产生最终的下载文件，如JEDEC、Jam格式的文件。
（5）FPGA/CPLD 器件及其开发工具
FPGA/CPLD 器件提供商：；
FPGA/CPLD 开发的EDA工具一般由器件生产厂家提供，但器件厂家只开发集成开发环境IDE和与器件密切相关的适配工具，功能仿真和综合工具实际是由第三方EDA软件开发商公司提供；
五、模拟IC设计流程及EDA工具
（1）电路图编辑
常用的工具：Cadence Virtuoso – Schamatic Composer
（2）电路仿真（电路模拟）：俗称 SPICE 仿真
常用的工具： Synopsys HSPICE，Cadence Spectre
（3）版图编辑
常用的工具： Cadence Virtuoso – Layout Editor（LE）
（4）版图验证与后仿真
DRC/ LVS： DRC保证版图满足芯片制造厂的设计规则 / LVS证明版图与网表的一致性；
常用的DRC/LVS EDA工具：Mentor Calibre、 Synopsys Hercules；
参数提取：提取版图的连线时延信息（RC Extract）；常用的参数提取EDA工具：Synopsys StarRCXT；
版图后仿真：SPICE；
模拟典型设计流程及EDA工具：
1、IC设计流程，从 Spec.到芯片_(数字IC、模拟IC、FPGA设计的流程及EDA工具) - 知乎 (zhihu.com)