FPGA引脚功能说明与分析
FPGA有很多引脚，大部分是用户IO嘴，少量IO以下是特殊功能EP4CE10E22C8N芯片为例。
供电引脚。内核电压1.2V/5%负责向内部逻辑阵列电源引脚供电 IO口供电电压，共8块，每块供电电压可以不同，支持所有IO口输入输出标准 供电负极。所有设备GND引脚应该连接到板地 PLL锁相环的地方，需要和GND相连。 参考电压引脚电源。将参考电压输入每个块。如果某个块使用输入参考电压，则该块对应的参考电压需要连接到电源。如果没有，则直接接地。 PLL锁相环电源正极。给锁相环模拟供电以及其他模拟设备供电，2.5V PLL数字供电，1.2V。 输入引脚的专用配置。在串行配置模式下，引脚接收位宽配置数据。在AS模式下，DATAO 内部有上拉电阻，始终有效。AS配置后，DATA0是专用用户可控输入引脚。DATAO用作PP或者PS配置后，可以作为IO，引脚的状态取决于两引脚的设置。AP配置后，DATAO是专用用户可控的双向引脚。 FPGA设置引脚Cyclone IV的配置方案，这些引脚必须硬件连接到VCCA或者GND。 专用芯片可引脚。芯片可引脚，低电平有效。低电平时，设备可使用。 控制输入的特殊高配置。在用户模式下拉下脚会丢失。FPGA 配置数据，进入复位状态，使所有IO口变成三态(高阻态)。当引脚变成高电时，会重新配置。引脚上的缓冲器支持滞后，可以使用施密特触发器。 特殊配置状态引脚。输出状态在配置前和配置设备CONF_DONE应驱动至低电平。一旦所有的配置数据没有错误，初始化周期开始，CON_DONE释放。作为输入状态，CON_DONE接收到所有数据后，变为高电平。然后设备初始化，进入用户模式。 特殊配置状态脚FPGA上电后，和在POR时间后释放（断电），立即驱动nSTATUS低。当配置过程中出现错误时，作为输出状态，nSTATUS在配置和初始化期间，作为输入状态，nSTATUS 当被外部拉低时，就会出错。(在初始化和配置期间，这叫做输入状态，不要拉低！ JTAG专用输入脚，将TCK连到地，JTAG 电路禁止。 JTAG专用输入脚，将TMS连到VCC( 3.3V），JTAG电路禁止。 JTAG专用输入脚，将TDI连到VCC( 3.3V)，JTAG电路禁止。 功能:JTAG专用输出脚。 CLK[O,2、4、6、9、11、13、15]DIFFCLK_[0…7]p：专用全局时钟输入引脚，也可用于差分全局时钟输入的正端或用户输入引脚。P。 CLK[1，3，5，7，8，10，12，14]，DIFFCLK_[0…7]n：专用全局时钟输入引脚，也可用于负端或用户输入差分全局时钟输入引脚。N。 DCLK：配置时钟引脚PS和PP在配置模式下，DCLK从外部元到Cyclone器件。在AS和AP模式下，DCLK是配置接口提供定时的Cyclone设备输出 AP配置后，引脚可以用作用户I/o可选用户控制引脚。 当设置完成时，输出驱动器会降低。 引脚的功能是AP在模式下FLASH_nCE，在AS在模式下nCSo。引脚内部有上拉电阻，始终有效。nCSO:在串行配置(AS）模式下，从Cyclone将控制信号输出到配置配置中，使设备能够配置。FLASH_nCE:在 AP模式下，从Cyclone设备输出控制信号并行flash 中，使能flash。 DATA1，ASDO： 该引脚在PS，FPP，AP模式下，是DATA1;在AS模式下是ASDO。 DATA1:在非AS作为数据输入脚的模式。DATA[7…o]或者DATA[15…o]将全字节或字宽数据发送到目标设备。PS在配置方案中，DATA1作为用户的I/O引脚，是三态。FPP配置后，作为用户I/0脚的状态取决于两用引脚的设置。AP配置后，DATA1是一个专门的双向用户可选配引脚。 ASDO:在AS通过控制模式下使用Cyclone读取配置设备信号的数据。 AS在模式下，这个ASDO引脚有内部上拉电阻，始终有效。AS 配置后，引脚是专门用于输出的用户.