本文介绍了7系列FPGA这也是我们在设计硬件电路图时非常关心的配置接口。本文主要介绍了配置模式的选择、管脚的定义以及如何选择CFGBVS管脚电压及Bank14/15电压。
1.概述
Xilinx?7系列设备有五个配置接口。每个配置接口对应一个或多个配置模式和总线宽度，如表1所示。有关接口的详细顺序信息，请参考相应的7系列FPGA数据手册FPGA配置时钟管脚CCLK有关。
表1、7系列FPGA注意配置模式：1)Slave SelectMAP x16 and x32模式不支持AES由于比特流加密；2)FPGA该模式为默认模式。在表1中，在主配置模式下，CCLK时钟方向为输出，即有FPGA在模式下，CCLK由外部控制器或处理器提供的时钟方向为输入。
2.配置管脚
每种配置模式都有一组相应的接口引脚，跨越7系列FPGA上一个或多个I/O Bank。Bank0包括特殊配置引脚，始终是每个配置接口的一部分。Bank14和Bank15包括特定配置模式中涉及的多功能管脚。7系列FPGA数据表规定在3.3V、2.5V、1.8V或1.5V在电压下工作Bank引脚引脚的开关特性。
表2、管脚配置模式
表3、管脚配置模式
注意：
PUDC_B独立于所有配置接口的特殊功能，例如，PUDC_B配置接口中的其他引脚电压无需兼容。
EMCCLK仅BitGen ExtMasterCclk_en选项使能EMCCLK输入主配置模式时钟时使用。
DOUT菊花链的串行配置仅用于下游FPGA输出数据(或用于DebugBitstream选项)。DOUT为high-Z。
CSO_B仅用于并行配置菊花链，用于向下游设备输出芯片使能信号。CSO_B高阻状态。
RS0和RS仅启动多引导事件或启用ConfigFallback只有在选项和返回事件发生时才被驱动。RS0和RS一是高阻状态。RS【1:0】配置引脚时，建议不要在用户模式下使用。
- 空单元格表示引脚没有在配置模式下使用，在配置过程中被忽略为高阻。
在表2中可以看到一切JTAG特殊配置引脚位于单独的特殊位置Bank0中，该Bank有专用电源（VCCO_0）。多功能管脚位于Bank14和Bank15中。所有专用输入引脚均为VCCO_0 LVCMOS电平（LVCMOS18、LVCMOS25或LVCMOS33）下工作。所有激活专用输出引脚VCCO_在0电压水平下工作，设置输出标准LVCMOS、12 mA驱动，快速转换率。使用多功能I/O所有相关模式都必须采用相关模式VCCO_14或VCCO_15连接到适当的电压，以匹配设备I/O标准。多功能引脚也是如此LVCMOS，12 mA配置期间驱动转换速率快。如果使用Persist选选配置模式的多功能选项I/O配置后保持激活，I/O默认设置标准LVCMOS、12 mA驱动，慢转换率。
表4、配置管脚定义
2.1 配置Bank电压选择
配置Bank电压选择（CFGBVS）引脚必须设置为高或低，以便在配置期间确定Bank0中引脚和组14和15中多功能引脚I/O电压支持。当CFGBVS引脚是高电平时(例如，连接到3.3V或2.5V的VCCO_在配置期间和之后，Bank0上的配置和JTAG I/O支持3.3V或2.5V下的操作。当CFGBVS引脚为低电平(例如，连接到GND）时，Bank0中的I/O支持1.8V或1.5V下的操作。1.2V不支持配置。CFGBVS同样控制Bank14和15上的电压公差，但仅在配置期间。当CFGBVS高时，Bank14和15上的配置I/O配置期间支持3.3V或2.5V下运行。当CFGBVS当引脚较低时，Bank14和15中的配置I/O配置期间支持1.8V或1.5V下运行。7系列FPGA有两种I/O组类型：宽范围（HR I/O）组支持3.3V、2.5V还有一些低压I/O标准，高性能（HP I/O）组支持1.8V或低压I/O标准。专用配置和JTAG I/O位于Bank0中。Bank0是除Virtex-7 HT设备外所有设备的宽范围Bank类型。也依赖于一些配置模式Bank14和/或Bank15中的管脚。
Bank14和Bank15是Spartan-7、Artix-7和Kintex-7系列中的HR I/O组，但始终是Virtex-7系列中的HP I/O Bank。注意：CFGBVS引脚在Virtex-7 HT不能在设备上使用。Virtex-7 HT设备仅支持配置Bank 1.8V操作。表5显示了CFGBVS引脚连接选项及相应的引脚连接选项Bank有效VCCO电源和I/O电压。
表5、CVGBVS管脚连接选项警告：1.8V/1.5V I/O操作的CFGBVS设置为GND时，至Bank0的VCCO_0和I/O信号必须为1.8V(或较低)。如果在配置过程中使用这些Bank中的配置I/O，则VCCO_14和VCCO_15也必须为1.8V/1.5V。否则，在这些Bank上管脚施加大于1.8V工作最大值的电压可能会损坏设备。
根据配置模式，与该模式相关的接口引脚可以跨越Bank0、Bank14和Bank15。通常，三个Bank都接收相同的VCCO电压电源，确保所有配置接口引脚一致I/O电压接口。建议对Bank0、14和15使用相同的电压，因为它允许使用8位或更宽的配置模式，并避免在配置完成后需要I/O转换。使用以下步骤来决定CFGBVS管脚设置：
- 确定FPGA配置模式；FPGA配置模式，确定用于配置模式的管脚Bank位置；每个Bank配置引脚，确定所需配置Bank通用I/O所需的电压支持；确定目标FPGA系列。Virtex-7 FPGA在Bank14和15上仅支持1.8V/1.5V配置。Virtex-7HT系列在Bank0上也仅支持1.8V所以没有配置CFGBVS引脚；设置CFGBVS支持所需配置的引脚I/O电压。
表6、Spartan-7、Artix-7和Kintex-7 FPGA配置模式、兼容电压和CFGBVS连接
表7、Virtex-7 T FPGA配置模式、兼容电压和CFGBVS连接
表8、Virtex-7 HT FPGA配置模式、兼容电压和CFGBVS连接
表9、配置模式、兼容电压和CFGBVS管脚连接
2.2 在Vivado配置选项设置在工具中
设置配置电压或CFGBVS配置电压的选择可以压的选择Vivado工具。此外，还可以定义CONFIG_MODE用于工具识别配置管脚的属性。如果引脚设置之间存在冲突，例如，引脚上的多功能配置IOS标准与配置电压冲突，Vivado工具将提供警告。通过Vivado该工具可以验证硬件I/O电压设计是否正确。
2.3 时钟配置在外部（EMCCLK）选项
默认情况下，主配置模式采用内部生成的配置时钟源CCLK。由于不需要外部时钟发生器源，因此使用此时钟选项非常方便。但对于缩短配置时间至关重要的应用，应使用外部主配置时钟（EMCCLK）。EMCCLK时钟允许使用主比CCLK频率容差（FMCCKTOL）的FPGA外部时钟源内部时钟更准确。例如，当主CCLK最大频率为100 MHz50%的容差意味着ConfigRate设置不得超过66 MHz。但在规范允许的情况下，外部时钟源可以尽快应用。7系列FPGA支持在主模式下动态切换到外部时钟源（EMCCLK）的能力。使能EMCCLK时钟可通过：
- 使能ExtMasterCclk_en比特流产生选项；将FPGA上的EMCCLK振荡器或其他时钟源连接到主板；定义EMCCLK目标电压。以下方法可以实现这一点：
- Bank另一个已定义的14IOSTANDARD的管脚。Bank14上定义的电压自动应用于EMCCLK；EMCCLK在配置后的设计中使用信号并定义IOSTANDARD。
EMCCLK信号必须实例化并提供I/O在设计中使用标准定义，因为EMCCLK多用途引脚或电压电平取自Bank另一个引脚定义在14中。
将EMCCLK输入连接到板上的振荡器或其他时钟源，并当做关键信号进行布线处理，使用良好的信号完整性设计实践，特别是对于非常高速的时钟，以避免配置过程中出现错误