静电放电(: Electrostatic Discharge)，所有电子元件或集成电路系统都应引起过度电应力(EOS: Electrical Over Stress)破坏的主要罪魁祸首。 因为静电通常瞬时电压很高(>几千伏)，所以这种损坏是毁灭性和永久性的，会导致电路直接燃烧。 所以防止静电损伤是一切IC设计和制造的头号难题。
静电，通常都是人为产生的，如生产、组装、测试、储存、过程可能使静电积累在人体、搬运、仪器或设备中，甚至部件本身也会积累静电，当人们不知不觉地使这些带电物体接触形成放电路径时，电子元件或系统瞬间被静电放电损坏(这就是为什么在修理电脑之前，要在工作台上戴静电环，防止人体静电损坏芯片)，就像云中储存的电荷瞬间击穿云，产生剧烈的闪电，会劈开地球，通常都是在雨天，因为空气湿度容易形成导电
那么，如何防止静电放电损坏呢？首先，当然，改变坏情况，从源头上减少静电（如减少摩擦、控制空气温度和湿度、少穿羊毛毛衣）。当然，这不是我们今天讨论的重点 点。 今天，我们将讨论如何在电路中涉及保护电路。当外界有静电时，我们的电子元件或系统可以自我保护，避免静电损坏（事实上，它是安装避雷器 针)。 这也是很多IC许多公司都有专门设计设计和制造业的头号问题团队，今天我将从最基本的理论开始逐步解释保护原理及注意事项， 你会发现上面提到的PN结/二极管，三极管，MOS管、snap-back全都用上了
以前的专题讲解PN在结二极管理论中，据说二极管有一个特点：正向导通反向截止 (不记得翻前面的课程) ，反偏电压继续增加，雪崩击穿会发生(Avalanche Breakdown)而导通，我们称之为钳位二极管(Clamp)这是我们设计静电保护所需的理论基础，我们正在利用这种反向截止特性，使旁路在正常工作时断开。当外界有静电时，旁路二极管被雪崩击穿，形成旁路通路，保护内部电路或栅极（类似于家庭水槽有溢流口，防止水龙头忘记关闭，导致整个浴室洪水）。然后问题来了，如果这条保护电路被击穿，它会完全死亡吗？是一次性的吗？是一次性的吗？答案当然不是。 PN结的击穿分为电击穿和热击穿热击穿。电击穿是指雪崩击穿（低浓度）和齐纳击穿（高浓度），主要是载流子碰撞电离产生新的电子空穴(electron-hole)，所以它是可恢复的。 但热击穿是不可恢复的，因为热量聚集导致硅(Si)被熔融烧毁。 因此，我们需要在导通的瞬间控制电流，通常在保护二极管时串联一个高电阻。另外，你是吗？ 可以举一反三理解为什么区域不能form Silicide还有一个理论，通常都在芯片输入端Pad旁边，不能在芯片里，因为我们总是希望外部静电需要第一时间释放， 放在里面会有延迟(注意我之前解剖的芯片。PAD旁边有二极管http://ic-garden.cn/?p=482)。 甚至有两级实现双重保护的目的
在讲的原理和Process先说说吧标准及测试方法，根据静电的产生方式和对电路的损坏方式，通常分为四种试验方法： 人体放电模式(HBM: Human-Body Model)、机器放电模式(Machine Model)、元件充电模式(CDM: Charge-Device Model)、电场感应模式(FIM: Field-Induced Model)，但是业界通常使用前两种模式来测试(HBM, MM)
当然，这就是为什么人体摩擦产生电荷，突然接触芯片释放的电荷，导致芯片烧毁和击穿。这就是为什么秋天经常触电。 业界对HBM的标准也有痕迹可循(MIL- STD-883C method 3015.7.人体电容为1000pF，、人体电阻为1.5Kohm)，或国际电子工业标准(EIA/JESD22-A114-A)还有规定，看你想要什么follow哪一份了。 如果是MIL-STD-883C method 3015.七、规定小于<2kV的则为Class-1，在2kV~4kV的为class-2，4kV~16kV的为class-3
当然是机器(如robot)当移动产生的静电触摸芯片时pin脚释放，次标准为EIAJ-IC-121 method 20(或者标准EIA/JESD22-A115-A)，、、机器电阻为0 (因为金属)，电容依旧为100pF。 因为机器是金属，电阻为0，放电时间很短，几乎是ms或者us之间。 但更重要的是，即使是2000，电流也很大，因为效电阻为0V的MM放电也比2kV的HBM放电危害大。 此外，由于许多导线相互耦合，电流会随着时间的推移而干扰变化
类似的测试方法FAB里面的GOI测试，指定pin先给他一个电压持续一段时间后，然后回来测试电力，看看是否损坏。没问题，再加一个step的电压持续一段时间，然后测量电性，所以重复直到击穿，此时击穿电压为临界电压击穿(failure threshold Voltage)。 通常我们都给电路打三次电压(3) zaps)，为了降低测试周期，标准电压的70%通常用于起始电压threshold，每个step可根据需要自行调整50V或者100V
(1). Stress number = 3 Zaps. (5 Zaps, the worst case)
(2). Stress step
ΔV= 50V(100V) for V ZAP <=1000V
ΔV= 100V(250V, 500V) for V ZAP > 1000V
(3). Starting V ZAP = 70% of averagedfailure threshold (V)
另外，因为每一个chip的pin脚多，你是一个个pin测试或组合pin测试分为几种组合：I/O-pin测试(Input and Output pins)、pin-to-pin测试、Vdd-Vss测试(输入端到输出端)、Analog-pin
就是分别对input-pin和output-pin做电荷分为正负，因此有四种组合：input 正电荷、output 正电荷、input 负电荷、output 负电荷。 测试input时候，则output和其他pin全部浮接(floating)，反之亦然
静电放电发生在pin-to-pin之间形成一个回路，但是如果每两只脚的测试组合太多，因为任何一个I/O给电压后，如果要影响整个电路，必须先通过VDD/Vss它可以为整个电路供电，因此改进版本使用个电路I/O-pin加正或负的电压，其他一切I/O一起接地，但输入输出同时浮接(Floating)
只需要把Vdd和Vss一切I/O全部浮接(floating)，让他通过静电Vdd与Vss之间
由于模拟电路的许多差异比较(Differential Pair)或者操作放大器(OP AMP)都有两个输入端，可以防止一个损坏导致差异比较或操作失需要单独做当然，测试只针对这两个pin，其他pin全部浮接(floating)
好了，以下是原理和测试部分。Process和设计上的factor
随着摩尔定律的进一步缩小，设备尺寸越来越小，结深越来越浅，GOX越来越薄，静电击穿越来越容易，在Advance制程里面，Silicide引入也会使静电击穿更加尖锐，因此几乎所有的芯片设计都必须克服静电击穿的问题
静电放电保护可从FAB端的Process解决，也可以从IC设计端的Layout设计，所以你会看到Prcess有一个的option layer，或者Design rule里面有客户可以选择设计规则。 当然，有些客户会根据自己的基础SPICE model的电性通过layout来设计
要么变PN结，要么改变PN结的负载电阻，而改变PN结只能靠_IMP了，而改变与PN结的负载电阻，就是用non-silicide或者串联电阻的方法了
因为我们的LDD结构在gate poly两边很容易形成两个浅结，而这个浅结的尖角电场比较集中，而且因为是浅结，所以它与Gate比较近，所以受Gate的末端电场影响比较大，所以这样的LDD尖角在耐放电的能力是比较差的(<1kV)，所以如果这样的Device用在I/O端口，很容造成损伤。 所以根据这个理论，我们需要一个单独的器件没有LDD，但是需要另外一道 implant，打一个比较深的N+_S/D，这样就可以让那个尖角变圆而且离表面很远，所以可以明显提高击穿能力(>4kV)。 但是这样的 话这个额外的MOS的Gate就必须很长防止穿通(punchthrough)，而且因为器件不一样了，所以需要单独提取器件的SPICE Model
在LDD器件的N+漏极的孔下面打一个P+的硼，而且深度要超过N+漏极(drain)的深度，这样就可以让原来Drain的击穿电压降低(8V-->6V)，所以可以在LDD尖角发生击穿之前先从Drain击穿导走从而保护Drain和Gate的击穿。 所以这样的设计能够保持器件尺寸不变，且MOS结构没有改变，故不需要重新提取SPICE model。 当然这种智能用于non-silicide制程，否则contact你也打不进去implant
一般我们为了降低MOS的互连电容，我们会使用silicide/SAlicide制程，但是这样器件如果工作在输出端，我们的器件负载电阻变低，外界 电压将会全部加载在LDD和Gate结构之间很容易击穿损伤，所以在输出级的MOS的Silicide/Salicide我们通常会用SAB(SAlicide Block)光罩挡住RPO，不要形成silicide，增加一个photo layer成本增加，但是电压可以从1kV提高到4kV
这种方法不用增加光罩，应该是最省钱的了，原理有点类似第三种(SAB)增加电阻法，我就故意给他串联一个电阻(比如Rs_NW，或者HiR，、、)，这样也达到了SAB的方法
这就完全靠设计者的功夫了，有些公司在设计规则就已经提供给客户solution了，客户只要照着画就行了，有些没有的则只能靠客户自己的designer了，很多设计规则全都是写着这个只是guideline/reference，不是guarantee的。 一般全都是把Gate/Source/Bulk短接在一起，把Drain结在I/O端承受的浪涌(surge)电压，NMOS称之为GGNMOS (Gate-Grounded NMOS)，PMOS称之为GDPMOS (Gate-to-Drain PMOS)
以NMOS为例，原理全都是Gate关闭状态，Source/Bulk的PN结说起来应该是短接0偏的，当I/O端有大电压时，则Drain/Bulk PN结雪崩击穿，瞬间bulk有大电流与衬底电阻形成压差导致Bulk/Source的PN正偏，所以这个MOS的寄生横向NPN管进入放大区(发射结正偏,集电结反偏)，所以呈现Snap-Back特性，起到保护作用。 PMOS同理推导
这个原理看起来简单，但是设计的精髓(know-how)是什么？怎么触发BJT？怎么维持Snap-back？怎么撑到HBM>2KV or 4KV？
如何触发？必须有足够大的衬底电流，所以后来发展到了现在普遍采用的多指交叉并联结构(multi-finger)。 但是这种结构主要技术问题是基区宽度增加，放大系数减小，所以Snap-back不容易开启。 而且随着finger数量增多，会导致每个finger之间的均匀开启变得很困难，这也是设计的瓶颈所在
如果要改变这种问题，大概有两种做法(因为triger的是电压，改善电压要么是电阻要么是电流)：1、2、利用SAB(SAlicide-Block)在I/O的Drain上形成一个高阻的non-Silicide区域，使得漏极方块电阻增大，而使得电流分布更均匀，从而提高泄放能力、增加一道P- (Inner-Pickup imp，类似上面的接触孔P+ imp)，在N+Drain下面打一个P+，降低Drain的雪崩击穿电压，更早有比较多的雪崩击穿电流(详见文献论文: Inner Pickup on of multi-finger NMOS.pdf)
对于Snap-back的有两个小小的常识要跟大家分享一下：
1)NMOS我们通常都能看到比较好的Snap-back特性，但是实际上PMOS很难有snap-back特性，而且PMOS耐的特性普遍比NMOS好，这个道理同HCI效应，主要是因为NMOS击穿时候产生的是电子，迁移率很大，所以Isub很大容易使得Bulk/Source正向导通，但是PMOS就难咯
2) Trigger电压/Hold电压: Trigger电压当然就是之前将的snap-back的第一个拐点(Knee-point)，寄生BJT的击穿电压，而且要介于BVCEO与BVCBO之间。 而Hold电压就是要维持Snap-back持续ON，但是又不能进入栅锁(Latch-up)状态，否则就进入二次击穿(热击穿)而损坏了。 还有个概念就是二次击穿电流，就是进入Latch-up之后I^2*R热量骤增导致硅融化了，而这个就是要限流，可以通过控制W/L，或者增加一个限流高阻， 最简单最常用的方法是拉大Drain的距离/拉大SAB的距离( rule的普遍做法)
我们刚刚讲过，Multi-finger的设计的瓶颈是开启的均匀性，假设有10只finger，而在 放电发生时，这10 支finger 并不一定会同时导通(一般是因Breakdown 而导通)，常见到只有2-3 支finger会先导通，这是因布局上无法使每finger的相对位置及拉线方向完全相同所致，这2~3 支finger 一导通，电流便集中流向这2~3支的finger，而其它的finger 仍是保持关闭的，所以其 防护能力、、效于只有2~3 支finger的防护能力，而非10 支finger 的防护能力。 这也就是为何组件尺寸已经做得很大，但 防护能力并未如预期般地上升的主要原因，增打面积未能预期带来增强，怎么办？其实很简单，就是要降低Vt1(Trigger电压)，我们通过栅极增加电压的方式，让衬底先开启代替击穿而提前导通产生衬底电流，这时候就能够让其他finger也一起开启进入导通状态，让每个finger都来承受电流，真正发挥大面积的作用
但是这种GCNMOS的设计有个缺点是沟道开启了产生了电流容易造成栅氧击穿，所以他不见的是一种很好的设计方案，而且有源区越小则栅压的影响越大，而有源区越大则snap-back越难开启，所以很难把握
它就是我们之前讲过的CMOS寄生的PNPN结构触发产生Snap-Back并且Latch-up，通过ON/OFF实现对电路的保护，大家可以回顾一下，只要把上一篇里面那些抑制LATCH-up的factor想法让其发生就可以了，不过只能适用于Layout，不能适用于Process，否则Latch-up又要fail了
最后，的设计学问太深了，我这里只是抛砖引玉给FAB的人科普一下了，基本上的方案有如下几种:电阻分压、二极管、SCR(PNPN structure)、寄生BJT、MOS、几种方法。 而且不仅和Design相关，更和FAB的process相关，而且学问太深了，我也不是很懂。