我一直想告诉你ESD理论很经典。但是因为理论性太强，任何理论都是一环一环的。如果你不会画鸡蛋，你注定不会画大卫。
因为静电通常瞬时电压很高(>几千伏)，所以这种损坏是毁灭性和永久性的，会导致电路直接燃烧。因此，所有的静电损伤都是预防的IC设计制造的头号难题。
静电，通常是人工产生的，如生产、组装、测试、储存、处理等过程可能使静电积累在人体、仪器或设备中，甚至部件本身也会积累静电，当人们不知不觉地使这些带电物体接触会形成放电路径，立即使电子元件或系统遭受静电放电损坏（这就是为什么计算机必须在工作台上戴静电环，防止人体静电损伤芯片)，就像云中储存的电荷瞬间击穿云，产生剧烈闪电一样，会劈开地球，通常是在雨天，因为空气湿度容易形成导电。
首先，当然，从源头上减少静电（如减少摩擦、少穿羊毛毛衣、控制空气温度和湿度等）并不是我们今天讨论的焦点。
这也是很多IC许多公司都有专门设计设计和制造业的头号问题ESD团队，今天我将从最基本的理论开始逐步解释ESD你会发现上面提到的保护原理和注意事项PN结/二极管，三极管，MOS管、snap-back都用了。。
正向导通反向截止，反偏电压继续增加，雪崩击穿导通，称为钳位二极管(Clamp)。这是我们设计静电保护所需的理论基础。我们利用这种反向截止特性，使旁路在正常工作时断开。当外界有静电时，旁路二极管会被雪崩击穿，形成旁路通路，保护内部电路或栅极（类似于家庭水槽有溢流口，防止水龙头忘记关闭，导致整个浴室洪水）。
。PN结的击穿分为电击穿和热击穿热击穿。电击穿是指雪崩击穿（低浓度）和齐纳击穿（高浓度），主要是载流子碰撞电离产生新的电子空穴(electron-hole)，所以它是可恢复的。但热击穿是不可恢复的，因为热量聚集导致硅(Si)被熔融烧毁。所以我们需要控制在导通的瞬间控制电流，一般会在保护二极管再串联一个高电阻，
给大家一个理论，ESD通常在芯片输入端Pad旁边，不能在芯片里，因为我们总是希望外部静电需要第一次释放，里面会有延迟（注意我之前解剖的芯片PAD旁边有二极管。甚至有两级。ESD实现双重保护的目的。
：人体放电模式(HBM: Human-Body Model)、机器放电模式(Machine Model)、元件充电模式(CDM: Charge-Device Model)、电场感应模式(FIM: Field-Induced Model)，但行业通常使用前两种模式进行测试(HBM, MM)。
当然，这就是为什么人体摩擦产生电荷，突然接触芯片释放的电荷，导致芯片烧毁和击穿。这就是为什么秋天经常触电。业界对HBM的ESD标准也有痕迹可循(MIL-STD-883C method 3015.7.等效人体电容为100pF，等效人体电阻为1.5Kohm)，或国际电子工业标准(EIA/JESD22-A114-A)还有规定，看你想要什么follow哪一份了。如果是MIL-STD-883C method 3015.七、规定小于<2kV的则为Class-1，在2kV~4kV的为class-2，4kV~16kV的为class-3。
当然是机器(如robot)当移动产生的静电触摸芯片时pin脚释放，次标准为EIAJ-IC-121 method 20(或者标准EIA/JESD22-A115-A)，等效机电阻为0 (因为金属)电容仍然是100pF。因为机器是金属，电阻为0，放电时间很短，几乎是ms或者us之间。但更重要的是，电流很大，因为等效电阻为0，所以即使是200V的MM放电也比2kV的HBM放电危害大。而且，由于许多导线相互耦合，电流会随着时间的推移而干扰变化。
，然后回来测试电性，看看是否损坏。没问题。再加一个step的ESD电压持续一段时间，然后测量电性，所以重复直到击穿，此时击穿电压为ESD临界电压击穿(ESD failure threshold Voltage)。通常我们给电路打三次电压(3) zaps)，为了降低测试周期，标准电压的70%通常用于起始电压 ESD threshold，每个step可根据需要自行调整50V或者100V。
(1). Stress number = 3 Zaps. (5 Zaps, the worst case) |
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(2). Stress step |
ΔVESD= 50V(100V) for VZAP<=1000VΔVESD= 100V(250V, 500V) for VZAP> 1000V |
(3). Starting VZAP= 70% of averaged ESD failure threshold (VESD) |
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I/O-pin测试(Input and Output pins)、pin-to-pin测试、Vdd-Vss测试(输入端到输出端)Analog-pin。
就是分别对input-pin和output-pin做ESD电荷分为正负，因此有四种组合：input 正电荷、input 负电荷、output 正电荷、output 负电荷input时候，则output和其他pin全部浮接(floating)，反之亦然。
静电放电发生在pin-to-pin之间形成一个回路，但是如果每两只脚的测试组合太多，因为任何一个I/O给电压后，如果要影响整个电路，必须先通过VDD/Vss它可以为整个电路供电，因此改进版本使用个电路I/O-pin加正或负的ESD电压，其他一切I/O一起接地，但输入输出同时浮接(Floating)。
只需要把Vdd和Vss一切I/O全部浮接(floating)，让他通过静电Vdd与Vss之间。
由于模拟电路的许多差异比较(Differential Pair)或者操作放大器(OP AMP)有两个输入端，以防止一个损坏导致差异比较或操作失败，因此需要单独进行ESD当然，测试只针对这两个pin，其他pin全部浮接(floating)。
好了，ESD以下是原理和测试部分。Process和设计上的factor
随着摩尔定律的进一步缩小，设备尺寸越来越小，结深越来越浅，GOX越来越薄，静电击穿越来越容易，在Advance制程里面，Silicide引入也会使静电击穿更加尖锐，因此几乎所有的芯片设计都必须克服静电击穿的问题。
，所以你会看到的Prcess有一个ESD的option layer，或者Design rule里面有ESD客户可以选择设计规则等。当然，有些客户也会根据自己的要求SPICE model的电性通过layout来设计ESD。
要么改变PN结，或改变PN结的负载电阻会改变PN结只能靠ESD_IMP改变和PN结的负载电阻是指使用non-silicide或者串联电阻的方法。
因为我们的LDD结构gate poly两边很容易形成两个浅结，而这个浅结的尖角电场比较集中，而且因为是浅结，所以它与Gate比较近，所以受Gate的末端电场影响比较大，所以这样的LDD尖角在耐ESD放电的能力是比较差的(<1kV)，所以如果这样的Device用在I/O端口，很容造成ESD损伤。所以根据这个理论，我们需要一个单独的器件没有LDD，但是需要另外一道ESD implant，打一个比较深的N+_S/D，这样就可以让那个尖角变圆而且离表面很远，所以可以明显提高ESD击穿能力(>4kV)。但是这样的话这个额外的MOS的Gate就必须很长防止穿通(punchthrough)，而且因为器件不一样了，所以需要单独提取器件的SPICE Model。
在LDD器件的N+漏极的孔下面打一个P+的硼，而且深度要超过N+漏极(drain)的深度，这样就可以让原来Drain的击穿电压降低(8V-->6V)，所以可以在LDD尖角发生击穿之前先从Drain击穿导走从而保护Drain和Gate的击穿。所以这样的设计能够保持器件尺寸不变，且MOS结构没有改变，故不需要重新提取SPICE model。当然这种智能用于non-silicide制程，否则contact你也打不进去implant。
一般我们为了降低MOS的互连电容，我们会使用silicide/SAlicide制程，但是这样器件如果工作在输出端，我们的器件负载电阻变低，外界ESD电压将会全部加载在LDD和Gate结构之间很容易击穿损伤，所以在输出级的MOS的Silicide/Salicide我们通常会用SAB(SAlicide Block)光罩挡住RPO，不要形成silicide，增加一个photo layer成本增加，但是ESD电压可以从1kV提高到4kV。
这种方法不用增加光罩，应该是最省钱的了，原理有点类似第三种(SAB)增加电阻法，我就故意给他串联一个电阻(比如Rs_NW，或者HiR，等)，这样也达到了SAB的方法。
这就完全靠设计者的功夫了，有些公司在设计规则就已经提供给客户solution了，客户只要照着画就行了，有些没有的则只能靠客户自己的designer了，很多设计规则都是写着这个只是guideline/reference，不是guarantee的。一般都是把Gate/Source/Bulk短接在一起，把Drain结在I/O端承受ESD的浪涌(surge)电压，NMOS称之为GGNMOS (Gate-Grounded NMOS)，PMOS称之为GDPMOS (Gate-to-Drain PMOS)。
以NMOS为例，原理都是Gate关闭状态，Source/Bulk的PN结本来是短接0偏的，当I/O端有大电压时，则Drain/Bulk PN结雪崩击穿，瞬间bulk有大电流与衬底电阻形成压差导致Bulk/Source的PN正偏，所以这个MOS的寄生横向NPN管进入放大区(发射结正偏,集电结反偏)，所以呈现Snap-Back特性，起到保护作用。PMOS同理推导。
这个原理看起来简单，但是设计的精髓(know-how)是什么？怎么触发BJT？怎么维持Snap-back？怎么撑到HBM>2KV or 4KV？
如何触发？必须有足够大的衬底电流，所以后来发展到了现在普遍采用的多指交叉并联结构(multi-finger)。但是这种结构主要技术问题是基区宽度增加，放大系数减小，所以Snap-back不容易开启。而且随着finger数量增多，会导致每个finger之间的均匀开启变得很困难，这也是ESD设计的瓶颈所在。
如果要改变这种问题，大概有两种做法(因为triger的是电压，改善电压要么是电阻要么是电流)：1、利用SAB(SAlicide-Block)在I/O的Drain上形成一个高阻的non-Silicide区域，使得漏极方块电阻增大，而使得ESD电流分布更均匀，从而提高泄放能力；2、增加一道P-ESD (Inner-Pickup imp，类似上面的接触孔P+ ESD imp)，在N+Drain下面打一个P+，降低Drain的雪崩击穿电压，更早有比较多的雪崩击穿电流(详见文献论文: Inner Pickup on ESD of multi-finger NMOS.pdf)。
而且PMOS耐ESD的特性普遍比NMOS好，这个道理同HCI效应，主要是因为NMOS击穿时候产生的是电子，迁移率很大，所以Isub很大容易使得Bulk/Source正向导通，但是PMOS就难咯。
而且要介于BVCEO与BVCBO之间。而Hold电压就是要维持Snap-back持续ON，但是又不能进入栅锁(Latch-up)状态，否则就进入二次击穿(热击穿)而损坏了。还有个概念就是二次击穿电流，就是进入Latch-up之后I^2*R热量骤增导致硅融化了，而这个就是要限流，可以通过控制W/L，或者增加一个限流高阻，最简单最常用的方法是拉大Drain的距离/拉大SAB的距离(ESD rule的普遍做法)。
10只finger，而在ESD 放电发生时，这10 支finger 并不一定会同时导通(一般是因Breakdown 而导通)，常见到只有2-3 支finger会先导通，这是因布局上无法使每finger的相对位置及拉线方向完全相同所致，这2~3 支finger 一导通，ESD电流便集中流向这2~3支的finger，而其它的finger 仍是保持关闭的，所以其ESD 防护能力等效于只有2~3 支finger的防护能力，而非10 支finger 的防护能力。
这也就是为何组件尺寸已经做得很大，但ESD 防护能力并未如预期般地上升的主要原因，增打面积未能预期带来ESD增强，怎么办？其实很简单，就是要降低Vt1(Trigger电压)，我们通过栅极增加电压的方式，让衬底先开启代替击穿而提前导通产生衬底电流，这时候就能够让其他finger也一起开启进入导通状态，让每个finger都来承受ESD电流，真正发挥大面积的ESD作用。
但是这种GCNMOS的ESD设计有个缺点是沟道开启了产生了电流容易造成栅氧击穿，所以他不见的是一种很好的ESD设计方案，而且有源区越小则栅压的影响越大，而有源区越大则snap-back越难开启，所以很难把握。
通过ON/OFF实现对电路的保护，大家可以回顾一下，只要把上一篇里面那些抑制LATCH-up的factor想法让其发生就可以了，不过只能适用于Layout，不能适用于Process，否则Latch-up又要fail了。
最后，ESD的设计学问太深了，我这里只是抛砖引玉给FAB的人科普一下了，基本上ESD的方案有如下几种:电阻分压、二极管、MOS、寄生BJT、SCR(PNPN structure)等几种方法。而且ESD不仅和Design相关，更和FAB的process相关，而且学问太深了，我也不是很懂。
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