1.#UDLY语句可综合延迟电路（B）
A.正确
B.错误
2.以下verilog变量名合法（D）
A. 3sum
B. a/b
C. ab@cd
D. subSme_
3.如下对于procedural block说误的说法是（B）
A.代码中的procedural block是同时执行的
B. initial和always procedural block可以嵌套
C. initial procedural block只执行一次
D. always procedural block可循环执行
4.下面的不是IC设计前端的FLOW（D）
A.RTL设计
B.综合
C.门级验证
D.布局布线
5.下面哪个不属于？Vim编辑器的工作模式（D）
A.命令模式
B.插入模式
C.底行横式
D.列操作模式
6.下面哪个是最简单的逻辑门？（C）
A.与门
B.成门
C.非门
D.与非门
7.以下几个Verilog我们常用的描述层次是什么？（C）
A. Gate Level
B. Algorithmic
C. Register Transfer Level
D. Switch Level
8.在systemverilog声明随机变量的关键词是（B）
A. randa
B. randc
C. tandomize
D. urandom_range
9/38.linux在常用命令中，以下哪个命令用于修改文件的组？（B）
A. cat
B. cbgrp
C. chown.
D. chmod
10.在systemverilog在哪里可以定义类？（D）
A. program
B. module
C. package
D.以上都可以
11.正确描述FIFO特性的为（B）
A.将满信号(almost_full)和将空信号(almost_empty)必须使用
B.FIFO可作为数据缓冲模块
C.读时钟域产生满信号
D.FIFO可通过写入地址直接访问
12.以下哪一个不属于面向对象编程？（OOP）特性（D）
A.封装
B.继承
C.多态
D.重载
13. systemverilog在执行后续语句之前，哪一个表示等待至少一个过程完成（C）
A. fork_join
B. fork_join_none
C. fork_join_any
D. fork_join_one
14. systemverilog从现在开始for循环或者while在程序块中跳出并运行下一个程序的句子（B）
A. continue
B. break
C. stop
D. finish
15.用补码表示的符号二进制数1011.10转换成十进制多少？（C）
A.-4.5
B.4.5
C.-5.5
D.5.5
16.下列哪种常用电平标准是单端的（A）
A.PECL
B.LVDS
C.RS485
D.RS232
17.以下哪一个timescale directive定义下，#1.23表示1.23ps（A）
A. timescale1ps/10fs
B. timescale 1ps/100fs
C. timescale 1ns/1ps
D. timescale 1ns/10ps
18.修改文件夹"test"以下所有文件的权限为User可读可写可执行，Group和Other设置为只能读（B）
A. chmod-R 755 test
B. chmod-R 744 test
C. chmod-R 722 test
D. chmod 755 test
19.下面哪个phase在UVM tree中间按照自上而下的顺序执行（A）
A. build_ phase
B. connect_ phase
C. end_ of_ elaboration_ phase
D. start_ of_ simulation_ phase
20.下面那些systemverilog数据类型不是双状态数据类型（B）
A. bit
B. integer
C. real
D. byte
以下哪些方法可以减少亚稳态问题的影响？（BD）
A.提高系统时钟频率
B.反应更快FF
C.架构上增加data toggle rate
D.提高时钟质量
22.芯片设计中功耗密度过大会产生什么不良影响？（ABD）
A. hot-spot
B.电压下降
C.不符合时间限制
D.包装成本高
23.以下数据类型中属于四种状态类型的是什么？（BD）
A. int
B. logic
C. bit
D. time
24.关于systemverilog中new在以下操作描述中，错误是（CD）
A.可用于动态创建对象和对象数组
B.使用它创建对象时，需要调用构函数
C.new操作被定义为需要返回类型的函数
D.在创建对象数组时，必须指定对象的初始值
25.数字电路的验证维度是什么？（ABCD）
A.完备性
B.复用性
C.高效性
D.满足性能
26.下面哪个选项不可以消除hold time violation（BC）
A.插入buff
B.提高时钟频率
C.降低时钟频率
D.提高电压
27.正确描述以下同步逻辑电路和异步逻辑电路（BD）
A.同步逻辑电路是时钟之间没有相同的因果关系。异步逻辑电路是时钟之间的定的因果关系
B.同步逻辑是由时序电路（寄存器机各种触发器）和组合逻辑电路构成的电路，其所有操作都是在严格的时序下完成的
C.异步逻辑电路不同时钟域之间不需要进行时钟同步
D.异步逻辑可能存在多个时钟信号，或者不存在时钟信号，电路中一个逻辑的变化就可能引起整个电逻辑的变化
28.下面那些是基于Systemverilog的验证方法学?（ABC）
A. VMM
B. OVM
C. UVM
D. AVM
29.在验证中下列关于代码覆盖率描述错误的是（CD）
A.代码覆盖率包括语句覆盖率
B.代码覆盖率包括条件覆盖率
C.代码覆盖率包括功能
D.代码覆盖率达到100%说明所有Bug已消除
30.低功耗电路实现的方法有（AC）
A.降低工作电压
B.增加负载电容
C.降低电路面积
D.尽可能提高电路性能
31.下面哪种方式可以对时序进行检查（BCD）
A.即时断言
B.并发断言
C.建立时间约束
D.保持时间约束
32.超大规模集成电路设计中，为了高速设计，采取以下哪些措施（AB）
A.流水线设计
B.并行化设计
C.资源共享
D.串行化设计
33.竞争冒险现象怎样可以消除（ABD）
A.加入滤波电容
B.引入同步机制
C.不加选通信号
D.增加冗余逻辑
34.下列关于Setup/Hold Time说法正确的是?（AD）
A.如果DFF的Hold时间不满足，通常可以通过增加数据路径延时来解决
B.如果DFF的Setup时间不满足，通常可以通过增加数据路径延时来解决
C.如果DFF的Hold时间不满足，通常可以通过增加时钟路径延时来解决
D.如果DFF的Setup时间不满足，通常可以通过增加时钟路径延时来解决
35.请找出以下总线中的串行总线（CD）
A.AXI
B.SDIO
C.UART
D.IIC
36/38.一个好的验证流程可以在一定程度上保证验证的质量和效率，假设当你要验证一个DUT的时候。你会按照怎样的流程进行验证?请列出每个step并给出详细说明
37/38.请尽量多的陈列数字芯片设计时降低芯片功耗的方法
38/38.在一个CPU系统中，如果有两个模块UART和TIMER可以向CPU发送中断（电平），由CPU进行控制中断清除，如何完备的验证中断