第二章 STA相关概念

CMOS逻辑门使用NMOS和PMOS由晶体管组成：

• CMOS反相器的两种稳定状态取决于输入 A A A： A = l o w ( 0 ) A=low(0) A=low(0)，NMOS截止，PMOS导通，进而 Z = h i g h ( 1 ) Z=high(1) Z=high(1)； A = h i g h ( 1 ) A=high(1) A=high(1)，NMOS导通，PMOS截止，进而 Z = l o w ( 0 ) Z=low(0) Z=low(0)。所以称为反相器(可脑补一下输入输出对照表)；

• CMOS逻辑门中，输出节点通过上拉结构（由PMOS晶体管构成）连接至 V d d V_{dd} Vdd​，并通过下拉结构（由NMOS晶体管构成）连接至 V s s V_{ss} Vss​。且任何CMOS逻辑门，输出节点通过上拉结构（由PMOS晶体管构成）连接至 V d d V_{dd} Vdd​，，并通过下拉结构（由NMOS晶体管构成）连接至 V s s V_{ss} Vss​。
• 对于逻辑0或逻辑1的输入，由于上拉和下拉结构不能同时开启，因此处于稳态的CMOS逻辑门不会对输入或电源汲取任何电流。CMOS逻辑的另一个重要方面是，输入仅对前一级构成容性负载。

如果元件输出针脚驱动了数个扇出元件，那么该输出针脚的总电容：

t o t a l    c a p a c i t a n c e = ∑ a l l    c e l l s    i t    i s    d r i v i n g i n p u t    c a p a c i t a n c e s + ∑ a l l w i r e    s e g m e n t s ′    c a p a c i t a n c e s    w h i c h    c o m p r i s e s    n e t + o u t p u t    c a p a c i t a n c e    o f    t h e    d r i v i n g    c e l l total\;capacitance=\sum_{all \;cells\; it\; is \;driving}input\;capacitances\\+\sum_{all}wire \;segments'\;capacitances\;which\;comprises\;net\\+output\;capacitance \;of\;the\;driving\;cell totalcapacitance=allcellsitisdriving∑​inputcapacitances+all∑​wiresegments′capacitanceswhichcomprisesnet+outputcapacitanceofthedrivingcell

总电容值是元件进行电平切换是需要充放电的电容值，因此该总电容值会影响该元件的时序特性。

当输出为逻辑1时，输出级的上拉结构导通，并提供了一条从输出到Vdd的路径。同样，当输出为逻辑0时，输出级的下拉结构提供了一条从输出到 V s s V_{ss} Vss​的路径。当CMOS单元切换电平状态时，切换的速度取决于输出引脚上的电容被充放电的速度。输出引脚上的电容分别通过上拉和下拉结构充电和放电。注意，上拉和下拉结构中的通道会对输出的充放电路径构成电阻，充放电路径的电阻是决定CMOS单元速度的主要因素。上拉电阻的倒数称为单元的输出高电平驱动（output high drive）。输出上拉结构越大，上拉电阻就越小，即单元的输出高电平驱动就越大，较大的输出结构也意味着该单元的面积较大。而输出上拉结构越小，单元的面积就越小，其输出高电平驱动也就越小。上拉结构的相同概念可用于下拉结构，输出下拉结构决定了下拉路径的电阻值以及输出低电平驱动（output low drive）。通常，单元的上拉和下拉结构具有相似的驱动强度。

输出驱动 → d e t e r m i n e 可驱动最大电容负载 → d e t e r m i n e 扇出的最大数量 输出驱动\xrightarrow{determine} 可驱动最大电容负载\xrightarrow{determine} 扇出的最大数量 输出驱动determine ​可驱动最大电容负载determine ​扇出的最大数量 输出驱动决定了可以驱动的最大电容负载，最大电容负载又决定了扇出的最大数量，即可以驱动多少个其他单元。较高的输出驱动对应较低的输出上拉/下拉电阻，这使单元可以在输出引脚上对较大的负载进行充电和放电。

以上两图具有相同的网络，右图是左图使用等效模型表示CMOS单元的结果：

• C w i r e = C s 1 + C s 2 + C s 3 + C s 4 C_{wire}=C_s1+C_s2+C_s3+C_s4 Cwire​=Cs​1+Cs​2+Cs​3+Cs​4
• 输出充放电延迟 = R o u t × ( C w i r e + C i n 2 + C i n 3 + C i n 4 ) 输出充放电延迟=R_{out}\times (C_{wire}+C_{in}2+C_{in}3+C_{in}4) 输出充放电延迟=Rout​×(Cwire​+Cin​2+Cin​3+Cin​4)

其中 R o u t R_{out} Rout​是 R d h R_{dh} Rdh​或者 R d l R_{dl} Rdl​之一，分别对应上拉的输出驱动电阻和下拉的输出驱动电阻。引申：电容充电放电时间计算，充电： t = R C l n [ E / ( E − V t ) ] t=RCln[E/(E-V_t)] t=RCln[E/(E−Vt​)]，放电： t = R C l n ( E / V t ) t=RCln(E/V_t) t=RCln(E/Vt​)。

如下图所示，按下SW0后电压将施加到RC网络，输出将变为逻辑1。若是按下时 V o u t = 0 V_{out}=0 Vout​=0，那么充电过程的变化为： V o u t = V d d × [ 1 − e − t R d h × C l o a d ] V_{out}=V_{dd}\times [1-e^{\frac{-t}{R_{dh}\times C_{load}}}] Vout​=Vdd​×[1−eRdh​×Cload​−t​]，如下图中间所示。乘积( R d h × C l o a d R_{dh}\times C_{load} Rdh​×Cload​)称为RC时间常数，该值与输出的过渡时间有关。

断开SW0按下SW1后，输出变为逻辑0， V o u t V_{out} Vout​的变化为： V o u t = V d d × e − t R d l × C l o a d V_{out}=V_{dd}\times e^{\frac{-t}{R_{dl}\times C_{load}}} Vout​=Vdd​×eRdl​×Cload​−t​，如右上图所示。

由于CMOS单元中PMOS上拉结构和NMOS下拉结构会短暂同时导通，所以充放电的输出电平 V o u t V_{out} Vout​波形并不像RC充放电波形一样。下图显示了CMOS反相器单元内，从逻辑1到逻辑0输出切换时各阶段的电流路径。左下图是上下拉结构同时开启时的电流流动；随后，上拉结构关闭，电流流向就如右下图所示。输出达到最终状态后，由于 C l o a d C_{load} Cload​已经放电完全，不再有电流流动。

因为上述原因，CMOS单元输出的典型波形如左下图所示，之后的两个图片是对其波形的简化描述，简化版的近似波形也是具有一定过渡时间(transition time，从一种逻辑状态过渡到另一种逻辑状态所需的时间)的波形。

考虑一个CMOS反相器单元及其输入和输出波形，单元的传播延时（propagation delay）是由电平切换波形上的某些测量点定义的。使用以下四个变量定义这些测量点：

#输入下降沿(input falling edge)阈值点
input_threshold_pct_fall:50.0;
#输入上升沿(input rising edge)阈值点
input_threshold_pct_rise:50.0;
#输出下降沿(output falling edge)阈值点
output_threshold_pct_fall:50.0;
#输出上升沿(input rising edge)阈值点
output_threshold_pct_rise:50.0;
//上升沿是指从逻辑0到逻辑1的跳变，
//下降沿是从逻辑1到逻辑0的跳变。

以上这些变量是用于描述单元库（cell library）的命令集里的一部分。 这些