1.信号质量问题及其解决方案
2、高速PCB影响信号质量的五个方面：过冲、回冲、毛刺、边缘、电平
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高速设计布局布线有哪些功能和方案？
1. 概述
在当今科技飞速发展的世界里，随着电子技术和集成电路技术的不断进步，半导体技术的快速发展和人们对信息高速化和宽带化的需求，高速电路设计已成为电子产品开发的重要环节。
如果想设计出一款高端产品，就意味着需要不断地挑战电子设计的各种极限。不论你 PCB工程师、系统工程师中，工程师、系统工程师、芯片设计工程师都面临着信号完整性的挑战。如何高效设计高速接口电路？ DDR4、PCI Express、40G 或者比特以太网接口 SerDes 接口？设计过程中如何获得可预见的误码率，减少电磁干扰和串扰？如何处理反射、串扰、开关噪声等信号完整性问题，保证信号传输质量？这些都不是简单的工作。
2. 高速设计有什么特别之处？
能力越大，责任越大。电子设计领域的高速设计也带来了自己独特的挑战。多年来，高频信号设计的增加与电子系统性能的不断提高密切相关。随着系统性能的提高，PCB 设计师的挑战开始加剧。芯片越来越小，电路板布局越来越密集，我们也在寻找提供最低功耗的芯片。随着这些技术的快速发展，高速设计作为优秀高性能产品设计的核心，包括其所有的复杂性和解决方案。
过去 30 年来 PCB 设计变化很大。 1987 年，我们认为 0.5 微米技术是全能的，但今天我们发现 22nm 技术很常见。 1985 代表当时主流设计复杂性的边缘速率(通常是30ns）与今天的边缘速率(1ns）如下图所示：
当涉及到高速电路设计时，电路路的布局和布线将不再是简单的快速连接简单的布局，以满足产品的外观尺寸。工程师需要提前规划每个处理器、内存模块和连接器的位置，并仔细确定它们之间的高速连接设计。完善的高速设计意味着在设计开始时对电路进行约束和规范。确保电路板上所有信号的完美传输，并尽量减少信号之间的干扰。这里有必要提到专业名词信号的完整性（SI)。SI 就是确保瞬时跳变的数字信号通过较长的一段传输线后，在接收端仍能完整地被正确接收，并保证良好的电磁兼容性。SI 主要涉及到等问题。
(1)数字信号开关速度不断提高，上升沿变快，导致信号反射、过冲、振铃、串扰；
(2)信号范围不断降低，信号/噪声比越来越小；
(3)提高信号速度；
(4)信号在传输线上的传输延迟.
3. 信号完整性的主要问题
3.1 信号反射
如果一根走线没有被正确终结（终端匹配），那么来自于驱动端的信号脉冲在接收端被反射，从而引发不预期效应，使信号轮廓失真。
(1)走线过长；
(2)未匹配终端的传输线；
(3)电容或电感过多，阻抗失配。
3.2 过冲与下冲
虽然大多数元件接收端都有输入保护二极管保护， 但有时这些过冲电平会远远超过元件的电源电压范围，损坏元件。
（1）过长的走线；
(2)信号变化过快；
3.3 振铃(Ringing)
信号振荡发生在逻辑电平门限附近，多次跨越逻辑电平门限，导致逻辑功能障碍。如果信号在传输线上来回反射，就会产生振铃。
3.4 时钟偏移(Clock Skew)
时钟偏移（Skew）它是指不同接收设备接收到同一时钟驱动输出之间的时差。对于参考时钟，时钟偏移可分为正延迟和负延迟。时钟偏移以减少有效时钟周期。
(1)不同时钟路径的延迟或驱动器件不同驱动门之间的时差；
(2)接收端之间阈值不同，负载电容不同，信号质量不同。
3.5 串扰
串扰是指两个不同电性能网络之间的相互作用。产生串扰（crosstalk） 一方被称为Aggressor，而收到干扰一方被称为 Victim。通常，一个网络既是入侵者，也是受害者。串扰会导致误触发。
同样的串扰 PCB 板上两条信号线之间的容性耦合和感性耦合引起在线噪声。容性耦合引起耦合电流，感性耦合引起耦合电压。
影响串扰的因素：PCB 板层参数(厚度、介电常数)、信号线间距、线端接方式等。
易产生串扰的信号：异步信号和时钟信号
信号线离地线越近，线间距越大，串扰信号越小。。
3.6 电磁辐射
EMI 问题包括过度电磁辐射和对电磁辐射的敏感性。当数字系统加电时，电磁波会辐射到周围环境， 干扰电子设备在周围环境中的正常工作。
(1)电路频率过高；
(2)布线不合理，包括特征阻抗控制和线宽控制。
4. 解决高速设计问题
针对上述高速设计中信号完整性常见问题，具体设计过程中有哪些解决方案？
4.1 PCB分层设计
PCB 分层结构设计是分析信号完整性的基础， 建议采用多层设计，一般设计原则如下：
(1)元件面下层为地平面，为设备屏蔽层和顶层布线提供参考平面；
(2)所有信号层尽可能靠近地平面；
(3)尽量避免两个信号层直接相邻；
(4)主电源应尽可能靠近相应地点；
(5)层压结构对称；
(6)关键信号与地平面相邻，不跨分区。
如上图所示，对于多层板，关键布线层（时钟线、总线、接口信号线、射频线、复位信号线、选片信号线和各种控制信号线）应相邻于完整的地平面，并在两个地平面之间进行优化。因为关键信号线通常是强辐射或极其敏感的信号线，靠近地平面布线可以减少其信号电路面积和辐射 或提高抗干扰能力。
另外，多层板中，电源平面应相对于其相邻地平面内缩(建议值5H～20H)。 如下图所示，与回流地平面内缩相比，电源平面能有效抑制边缘辐射问题。
4.2 PCB布局设计
PCB 设计布局时，应该尽量避免来回环绕。避免直接耦合信号，影响信号质量。
多模块电路相同 PCB数字电路应与模拟电路、高速和低速电路分开布置。避免数字电路、模拟电路、高速电路和低速电路之间的相互干扰。
高、中、低速电路同时存在于电路板上时，应遵循下图的布局原则。避免高频电路噪声通过接口向外辐射。
电流变化较大的单元电路或设备（如电源模块的输入输出端、风扇和继电器）应放置在附近 储能和高频滤波电容。储能电容的存在可以减少大电流电路的电路面积。
线路板电源输入口的滤波电路应应靠近接口放置。避免已经经过了滤波的线路被再次耦合。
在 PCB 在板上，接口电路的滤波、保护和隔离装置应放置在接口附近。能有效达到保护、滤波、隔离的效果。
4.3 PCB布线设计
（1）PCB 避免直角布线。直角布线导致阻抗不连续，导致信号发射，从而产生振铃或过冲，形成强度 EMI 辐射；
（2）PCB 特别是时钟线和总线的厚度应保持一致。当厚度不一致时，线路阻抗会突变， 就像前页一样。
为减少线间串扰，应确保线间距足够大，当线中心间距不小于 3 当倍线宽时，可以保持70% 电场不相互干扰，称为 3W 规则。要实现 98% 电场不相互干扰，可以使用 10W 间距。应尽可能满足时钟、总线、射频线等关键信号平行线应尽可能满足 3W 原则。避免信号之间的串扰。
4.3.3 差分对布线(Differential Pairs)
差分信号就是利用两根线分别传输正信号和负信号，接收端根据两根线的差值就能判定接收到的比特，差分信号能够极大缓解远距高速通信的共模信号偏移问题。成对的布线，信号相反，由于干扰对两根走线影响相同，增强了抗干扰能力。良好的差分对应当距离足够近，并且具有一定的绞合度以抵消空间电(磁)场的影响。所以在布线中尽量保持等长，等宽且紧密靠近。所谓尽量靠近且平行是因为间距会影响到差分阻抗(differential impedance)的值， 此值是设计差分对的重要参数。若两线忽远忽近, 差分阻抗就会不一致, 就会影响信号完整性(signal integrity)及时间延迟(timing delay)。
在 Alitum Designer 中，可以在原理图设计阶段就定义差分对信号。如下图所示。
当原理图导入到 PCB 时，其设计规则设置同样一起导入到 PCB design rule 里。然后在PCB 中进行差分对布线。如下图。
From-To主要是用来定义多节点网络上的 pin-to-pin 管脚之间的布线长度。通过这种方式，我们可以控制一个网络上某个特定管脚到另一个特定管脚之间的走线长度，以及对应的信号传输延迟。这项设置主要在 PCB 设计中进行。
对于多节点网络，我们需要对每个重要的驱动端-接收端的管脚对创建这些 From-To 对象。对于多节点网络中这些驱动端到接收端的多组 From-To 对象来说，最主要的目的是要控制对节点网络中每组信号（从驱动端某管脚到接收端另一管脚）的飞行时间。该飞行时间是指信号从驱动端传输到接收端，并达到一定的电平之间的延时。和传输延迟和上升时间有关。这种情况下，需要在每组驱动端到接收端进行网络分段控制（静态时序）。From-To 用来进行多节点分段控制的方法在高速设计中，对保持信号完整性非常重要。
阻抗控制在高速 PCB 设计中是非常重要的。俗话说的好，工欲善其事，必先利其器。要想板子利索的跑起来，传输线阻抗计算肯定不能等闲视之。
在高速设计流程里，叠层设计和阻抗计算是必须要认真考虑的。基于精确的叠层结构计，AItiumDesigner 建立了标准的 PCB 微带线和带状线模型，由此可以通过设计目标阻抗来自动控制所需的走线宽度，避免在换层走线时重新计算线宽，再人工改变走线宽度的繁琐。如下图所示。
阻抗计算方法很成熟，除了Altium Designer 中内置的阻抗计算功能之外，由于更多高速设计特定的要求不同，设计师还可以辅助外部的专门计算阻抗的软件来计算，并综合考虑。比如 Polar Instruments 的 SI8000，SI9000，或 Freeware 的 TNT-MMTL 都可以。不同的软件计算的差别很小。
阻抗的计算是相对比较繁琐的，但我们可以总结一些经验值帮助提高计算效率。对于常用的 FR4，50ohm 的微带线，线宽一般等于介质厚度的 2 倍；50ohm 的带状线，线宽等于两平面间介质总厚度的二分之一，这可以帮我们快速锁定线宽范围。
除了提升计算效率，我们还要提高计算精度。因为阻抗控制跟制造板厂的关系也很大。由于加工工艺不同，材料介电系数差异等情况，阻抗设计需要设计师与 PCB 制造板厂共同协作，根据经验调整，才能对阻抗有一个理想的控制。
匹配走线长度保证了时间敏感信号同时到达目标引脚。在不违反设计规则的前提下，通过对网络走线中增加蛇形线等方式，能够动态优化和控制网络或差分对走线长度。走线长度调整一般是为了控制时序。
比如等长线是为了减少信号相对延时，常用在高速存储器的地址和数据线上。简单来说：等长线的作用，就是让信号传输的速度一致。I2C 总线无需画等长线，虽然 I2C 信号与内存一样都是有相对时序要求，但由于信号频率较低，此时由导线长度引起的延时不足以影响正常时序，所以无需等长。当然如果等长也没什么不好的。差分线也一样，高速信号要注意等长。差分线在等长布线时要保证 2 根线等距平行。
走线长度调整有多种应用。比如：
点对点网络走线长度调整。如下图所示。
差分对走线长度调整(差分对内部两个网络之间走线等长，以及两对差分对之间走线等长)。如下图所示。
封装内管脚延迟所需要的长度调整。 比如大型 BGA 器件内部到器件引脚的信号走线长度，通常没有进行匹配，而且各引脚的信号走线都不相同。这些芯片内部的引脚走线数据可以从芯片的数据手册拿到。而我们这里所讲的长度匹配，就是在芯片外部进行 PCB 设计走线的时候，进行长度调整，来匹配芯片内部到引脚的走线部分，进行相应的延时补偿。如下图所示。
在高速布线设计时，网络的布线拓扑结构是根据这个网络的脚对脚 (pin-to-pin) 连接方式来安排的。默认情况下网络的 pin-to-pin 连接方式是按照最小长度定义的。网络拓扑结构的选择有多种原因：
（1）在高速设计中，我们要尽可能地减少信号的反射现象，所以一般选择菊花链形式的网络拓扑结构；
（2）对于地网络，星形拓扑结构可以保障所有电流回到一个共同的公共点；
（3）DDR2(某些情况下的DDR3)，可采用平衡T(balanced-T）或支路匹配(branch matched)的拓扑结构。
（4）DDR3 和 DDR4 中引入了飞越(fly-by)拓扑结构。在 fly-by 拓扑结构下，地址/控制线/时钟信号从一个 SDRAM 到下一个之间依次布线，这种方式可以消除反射干扰。
所以，XSignal 实际上是指设计师定义的两个节点之间的信号路径。可以是同一个网络中的两个节点，也可以是相关的网络之间(由一器件分隔开来）的两个节点。一旦节点对被确定，即可通过相关的设计规则来设置它们的长度以及需要匹配的长度。在信号长度规则中使用 XSignal (pin pairing) ，实现每个支路不同的延时补偿。
如上图所示，Altium Designer 可以自动根据 XSignal Wizard 简单快捷地生成 XSignal，并对其进行相应的规则设置来进行高速布线。
如上图所示，采用 XSignal 对 DDR4 的连接方式进行配置。在长度规则中使用 xSignals (Pin Pairs)，并调整每个pin-pair 的长度达到延时要求。从金手指到第一个器件之间的总线连接长度必须相等。
参考：
- 有哪些功能和方案专攻高速设计布局布线？