0.FPGA SelectIO 引言
xilinx 7系列FPGA的SelectIO。所谓SelectIO，就是I/O接口以及I/O逻辑总称；说I/O，我们必须先提到FPGA的BANK。在7系列的FPGA中，BANK分为HR(High-range)BANK和HP(High-performance) BANK。
1.HP BANK只能支持小于等于1.8V电平标准的I/O信号，HP BANK专为高速I/O信号设计，支持DCI(数控阻抗)；
HP BANK涉及的高速I/O接口类型：GTX、GTH、GTY、GTP、GTZ、GTM；
它们都是高速收发器，但传输速率不同，速率大小为：
GTP < GPX < GTH < GTZ < GTY < GTM
不同芯片上使用的高速收发器也不同，也是如此GTX，不同系列芯片的速率也可能不同。比如7系列的FPGA，GTP最高可达6.6Gb/s，GTX最高12.5Gb/s，GTH最高13.1Gb/s，GTZ最高28.05Gb/s
在A7该系列使用的高速收发器是GTP：
在K7该系列使用的高速收发器是GTX：
V7以上是系列GTX/GTH/GTZ它们都被使用，只在高端芯片上使用GTZ。
UltraScale和UltraScale 的FPGA，高速收发器的使用收发器的使用速度最低GTH，高端的Virtex UltraScale 中使用了GTM
Versal ACAP该系列芯片也使用高端芯片GTY和GTM
下表总结了各系列的表格FPGA高速收发器的类型和性能。
2.HR BANK则支持小于等于3.3V电平标准的I/O信号，而HR BANK适合所有更受欢迎的人I/O下表列出了信号设计。HP BANK 和HR BANK的特性。
无论是HR或者HP BNANK，每个BANK都包含50个I/O管脚，每个I/O可配置管脚输入输出。，其余48个I/O可配置24对差异I/O。
单端的I/O管脚支持LVTTL、LVCMOS、HSTL、PCI等等常用的电平标准。I/O管脚则支持LVDS、差分HSTL等差分信号
1.FPGA 常见IO接口配置
Xilinx FPGA提供和支持高性能、可配置、多样化的接口标准。
Xilinx SelectIO：个人整理_u924512005的博客-CSDN博客_selectio
注：压摆率越快，电平转换时间越短，时间性能越好；
当使用高速IO接口时，接收端通常需要匹配的端接电阻，有利于高低电平的转换，提高信号的完整性，端接电阻应尽可能放置在接收端。
差分输入端通常需要并行端接100Ω的电阻，FPGA端接电阻提前内置在差分输入接收器中，其电阻R为100Ω，为可选项optional。设计师也可以使用外部端接电阻来匹配电阻，电阻值的选择更加灵活。使用片上内置的端接电阻可以节省无聊和减少PCB面积
通过UCF语法规则如下：
NET <I/O_NAME> DIFF_TERM = "<TRUE/FALSE>"
通过UCF语法规则如下：
NET <I/O_NAME> IN_TERM = "UNTUNED_SPLIT_<25,50,75>"
从上图可以看出，输出端（也称为源端）也可以配置输出端电阻，以减少信号反射，应用于高速单端信号场合，如FPGA输出驱动DDR3芯片。输出端接电阻也是。optional常见阻值R为可选项none，25Ω，50Ω，75Ω。通UCF文件进行约束，是否使用单端输出端接电阻，语法规则如下：
NET <NET NAME> OUT_TERM = <NONE/ UNTUNED_25 / UNTUNED_50 / UNTUNED_75>;
2.实例应用：
具体在FPGA中使用时，我们在FPGA约束文件XDC需要对FPGA的管脚做如下处理：
常见IO接口标准之FPGA_CAOXUN_FPGA的博客-CSDN博客_fpga io口
3.电平标准和阻抗匹配
关于高速接口：
LVPECL、VML、CML、LVDS接口定义介绍-其它文档类资源-CSDN下载
TI官方指导LVPECL、LVDS、HSTL、AndCML接口AC耦合匹配教程-其它文档类资源-CSDN下载