1.FPGA设计流程
2.modelsim的使用介绍
3.手动仿真
4.自动仿真(联合仿真)
5.testbench（激励）文件的编写
1.FPGA设计流程
上图中有两个模拟，分别是RTL仿真和时序仿真。
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RTL模拟：可称为综合前模拟、前模拟或功能模拟。其主要目的是验证电路的功能是否符合设计要求。其特点是不考虑电路门延迟和线延迟。编写代码后，可以模拟代码，检测其是否符合功能要求。模拟对象为Verilog HDL可以直接观察波形的变化。
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时间模拟：也称为后模拟，可以真正反映逻辑的延迟和功能，综合考虑电路路径延迟和门延迟的影响，验证虾在一定时间条件下是否能满足设计理念的过程，是否有时间违规。
对于时序要求不严格的小规模设计，一般只进行功能模拟。本文介绍了功能模拟。
2.modelsim的使用介绍
modelsim使用主要分为以下两种情况：
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直接使用modelsim模拟软件，即手动模拟；
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通过其他的EDA工具如Quartus II调用modelsim模拟软件，即自动模拟或联合模拟
这两种情况都遵循以下五个步骤：
① 新建工程；
② 编写Verilog文件和Testbench仿真文件；
③编译工程；
④启动模拟器，加载设计顶层
⑤执行仿真。
执行仿真后，modelsim根据设计文件和模拟文件生成波形，从而通过观察波形来判断设计的代码功能是否正确。
功能模拟所需的文件：
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设计HDL源代码：可用VHDL或Verilog语言
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测试鼓励代码（TestBench）：激励程序按设计要求输入/输出。
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模拟模型/库：根据设计中调用的设备供应商提供的模块。FIFO等。
3.手动仿真
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建立Modelsim并添加模拟文件
首先在工程文件sim在文件夹下创建新的文件夹tb”。
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启动modelsim软件，选择File->Change Directory。
选择目录路径是刚刚新建的tb文件夹。
建立项目，选择File->New->Project。
弹出以下新窗口，Project Name在栏中填写工程名称，最好根据模拟文件命名
然后弹出以下新窗口，有四种操作:Create New File(创建新文件)，Add Existing File（添加已有文件）、Create Simulation(创 Create New Folder(创建新文件夹)。首先选择Add Existing File(添加现有文件)。
然后弹出以下新窗口，点击Browse选择工程文件夹rtl/key_led.v默认设置文件和其他报纸，最后点击OK”按钮。
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建立TestBench仿真文件
选择“Create New File(创建新文件)弹出以下新窗口。
关闭”Add item to the Project对话框。在模拟工程中可以看到更多。key_led.v“和”flow_led_tb.v“文件。
双击”key_led_tb.v文件弹出如下窗口：
在key_led.v在文件中编写源文件代码。
module key_led( input sys_clk , //50Mhz系统时钟 input sys_rst_n, //系统复位，低有效 input [3:0] key, //按键输入信号 output reg [3:0] led //LED输出信号 ); //reg define reg [23:0] cnt; reg [1:0] led_control; 用于计数200ns的计数器 always @ (posedge sys_clk or negedge sys_rst_n) begin if(!sys_rst_n) cnt<=24'd0; else if(cnt<24'd10) cnt<=cnt 1; else cnt<=0; end //用于led灯状态的选择 always @(posedge sys_clk or negedge sys_rst_n) begin if (!sys_rst_n) led_control <= 2'b00; else if(cnt == 24'd10) led_control <= led_control 1'b1; else led_control <= led_control; end //识别按键，切换显示模式 always @(posedge sys_clk or negedge sys_rst_n) begin if(!sys_rst_n) begin led<=4'b 0000; end else if(key[0]== 0) 按下///按钮1时，从右到左的流水灯效果 case (led_control) 2'b00 : led<=4'b1000; 2'b01 : led<=4'b0100; 2'b10 : led<=4'b0010; 2'b11 : led<=4'b0001; default : led<=4'b0000; endcase else if (key[1]==0) 按下//按，从左到右的流水灯效果 case(led_control)
2'b00 : led<=4'b0001;
2'b01 : led<=4'b0010;
2'b10 : led<=4'b0100;
2'b11 : led<=4'b1000;
default : led<=4'b0000;
endcase
else if (key[2]==0) //按键3按下时，LED闪烁
case (led_control)
2'b00 : led<=4'b1111;
2'b01 : led<=4'b0000;
2'b10 : led<=4'b1111;
2'b11 : led<=4'b0000;
default : led<=4'b0000;
endcase
else if (key[3]==0) //按键4按下时，LED全亮
led=4'b1111;
else
led<=4'b0000; //无按键按下时，LED熄灭
end
endmodule 在key_led_tb.v文件中编写TestBench仿真代码，在第5小节会着重讲解testbench文件的编写：
`timescale 1ns/1ns
module key_led_tb();
parameter T = 20；
reg sys_clk;
reg sys_rst_n;
reg [3:0] key;
wire [3:0] led;
initial begin
key <= 4'b1111;
sys_clk <= 1'b0;
sys_rst_n <= 1'b0;
#(T+1) sys_rst_n <= 1'b1;
#100_000_000 key[0] <= 0;
#200_000_000 key[0] <= 1;
key[1] <= 0;
#300_000_000 key[1] <= 1;
key[2] <= 0;
#400_000_000 key[2] <= 1;
key[3] <= 0;
#500_000_000 key[3] <= 1;
end
always #(T/2) sys_clk = ~sys_clk;
key_led u_key_led(
.sys_clk(sys_clk),
.sys_rst_n(sys_rst_n),
.key(key),
.led(led)
);
endmodule编写完成后点击保存按钮。
编译文件。
编译成功后会出现如下画面：
编译状态有三种，编译成功（显示“√”），编译错误（“显示“x”），包含警告的编译通过（显示黄色的三角符号）。
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配置仿真环境
编译完成后开始配置仿真环境，在modelsim菜单栏中找到【Simulate】->【Start Simulation】菜单并点击，弹出如下窗口：
Design:包含Modelsim的全部库，展开可看到库中的设计单元，使用者根据需要进行仿真的设计单元开始仿真，被选中的方阵单元会出现在Design Unit(s)位置；支持同时对多文件进行仿真，可使用Ctrl和Shift选择多个文件。Resolution选项可选择仿真的时间精度。
Libraries：设置搜索库，Search Libraries和Search Libraries First的功能基本一致，不同之处在于后者会在指定的用户库之前被搜索。
SDF：Standard Delay Format（标准延迟格式）的缩写，内部包含了各种延迟信息，也是用于时序仿真的重要文件。SDF Files区域用来添加文件，Add-添加，Modify-修改，Delete-删除。SDF Options区域设置SDF文件的warning和error信息，“Disable SDF warnings”是禁用SDF警告，“Reduce SDF error to warnings”是把所有的SDF错误信息编程警告信息。Multi-Source delay区域可控制多个目标对同一端口的驱动，当多个控制信号同时控制同一端口或互联，且每个信号的延迟值不同，可使用此选项统一延迟。
在这个窗口，我们选择work库中的key_led_tb模块，并在Optimization中取消勾选（取消优化，否则无法观察波形），其他标签保持默认即可。如下图所示。
点击【OK】，弹出如下界面：
右键单击“u_key_led”，选择“Add_Wave”选项，如下图所示：
接着会弹出如下界面，可看到信号被添加进窗口中。
设置仿真时间为1ms，然后点击右边的运行按钮。如下图所示。
分析运行结果：
①按键1按下：
②按键2按下：
③按键3按下：
④按键4按下：
⑤无按键按下：
有代码和仿真波形可看出，功能可以实现。
4.自动仿真（联合仿真）
打开Quartus II工程，操作如下图：
选择完成后会出现如下界面，根据红框操作，其中Modelsin这一栏需要设置Modelsin的安装路径下的可执行文件的路径，点击【OK】。
再根据下图操作。
操作结束后会弹出如下界面，在根据红框操作；
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编写TestBeach文件
Quartus II会自动生成TestBench模板，方便编写仿真文件，根据下图操作可得到：
操作结束在工程里生成key_led.vt文件并显示该模块的存放路径。沿着该路径找到此文件，并用记事本或Quartus II软件打开并修改。
可看到key_led.vt文件内的内容：
`timescale 1 ps/ 1 ps
module key_led_vlg_tst();
// constants
// general purpose registers
reg eachvec;
// test vector input registers
reg [3:0] key;
reg sys_clk;
reg sys_rst_n;
// wires
wire [3:0] led;
// assign statements (if any)
key_led i1 (
// port map - connection between master ports and signals/registers
.key(key),
.led(led),
.sys_clk(sys_clk),
.sys_rst_n(sys_rst_n)
);
initial
begin
// code that executes only once
// insert code here --> begin
// --> end
$display("Running testbench");
end
always
// optional sensitivity list
// @(event1 or event2 or .... eventn)
begin
// code executes for every event on sensitivity list
// insert code here --> begin
@eachvec;
// --> end
end
endmodule修改后的仿真代码：
`timescale 1 ns/ 1 ns
module key_led_tb();
// constants
// general purpose registers
reg eachvec;
// test vector input registers
reg [3:0] key;
reg sys_clk;
reg sys_rst_n;
// wires
wire [3:0] led;
initial
begin
key = 4'b1111;
sys_clk = 1'b0;
sys_rst_n = 1'b0;
#20 sys_rst_n = 1'b1;
#1000 key[0] = 0;
#1000 key[0] = 1;
key[1] = 0;
#1000 key[1] = 1;
key[2] = 0;
#1000 key[2] = 1;
key[3] = 0;
#1000 key[3] = 1;
#1000 $stop; //结束仿真
end
always #10 sys_clk = ~sys_clk;
key_led i1 (
.key(key),
.led(led),
.sys_clk(sys_clk),
.sys_rst_n(sys_rst_n)
);
endmodule-
配置仿真环境
根据下图操作。
得到下面窗口，一直根据红框操作。
最后点击【OK】，仿真文件添加完成。
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运行RTL仿真（功能仿真）
根据红框操作，
会自动打开modelsim软件进行仿真，但不需要任何操作，它会自动完成仿真，并给出我们所需要的波形。
5.testbench（激励）文件的编写
在项目开发过程中，Modelsim的手动仿真比较常用，需要手动编写testbench文件。编写testbench文件的主要目的是为了使用硬件描述语言（Verilog HDL或VHDL）设计的电路进行仿真验证，测试设计电路的功能、部分性能是否与预期的目标相符。
基本的testbench结构如下：
`timescale 仿真单位/仿真精度
module test_bench();
//通常testbench没有输入与输出端口
信号或变量定义声明
使用initial或always语句产生激励波形
例化设计模块
endmodule-
声明仿真的单位和精度
激励文件的开头要声明仿真的单位和仿真的精度，声明的关键字为`timescale，如下所示：
//`timescale 仿真单位/仿真精度 `timescale 1ns/1ns //注意不需要以分号结尾当代码中出现延时语句时，需要降低延迟精度时可改变仿真的精度。如下所示：
`timescale 1ns/1ps #10.001 rst_n = 0;//延时10.001ns后，rst_n拉低
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定义模块名
定义模块名的关键字为module，代码如下：
module key_led_tb();模块名的命名方式一般在被测模块名后面加上“_tb”，或者在被测模块明前面加上“ tb _ ”，表示为哪个模块提供激励测试文件，通常激励文件不需要定义输入和输出端口。
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信号或变量定义
常用的有parameter、reg和wire这三个关键字，代码如下：
//parameter define parameter T = 20; //常量定义 //reg define reg sys_clk; //reg类型定义,被使用在initial语句或always语句中 reg sys_rst_n; reg [3:0] key; //wire define wire [3:0] led; //wire类型定义，被使用在assign语句或用于连接被例化模块的信号中
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使用initial或always语句产生激励波形
产生激励时钟的代码如下：
//10ns sys_clk信号翻转一次，即sys_clk的时钟周期为20ns，占空比为50%。 always #10 sys_clk = ~sys_clk;always begin #6 sys_clk = 0; #4 sys_clk = 1;//占空比为40% end -
需要注意的是，sys_clk需要在initial语句中进行初始化。
initial begin sys_clk = 1'b0; //时钟初始值 sys_rst_n = 1'b0; //复位初始值 #20 sys_rst_n = 1'b1; //在第21ns的时候复位信号拉高 end
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例化设计模块
例化的设计模块是指被测模块，例化被测模块的目的是把被测模块和激励模块实例化起来，并把被测模块的端口与激励模块的端口进行相应的连接，是的激励可以输入到被测模块。如果被测模块是由多个模块组成，激励模块中只需要例化多个模块的顶层模块。代码如下：
key_led i1 ( .key (key) , .led (led) , .sys_clk (sys_clk) , .sys_rst_n (sys_rst_n) );左侧带“.”的信号为key_led模块定义的端口信号，右侧括号内的信号是激励模块中定义的信号，其信号名可以和被测模块中的信号名一致，也可以不一致，前者的好处是便于理解激励模块和被测模块信号之间的对应关系。最后要以endmodule结束。
module key_led( input sys_clk , //50Mhz系统时钟 input sys_rst_n, //系统复位，低有效 input [3:0] key, //按键输入信号 output reg [3:0] led //LED输出信号 ); //reg define reg [23:0] cnt; reg [1:0] led_control; //用于计数200ns的计数器 always @ (posedge sys_clk or negedge sys_rst_n) begin if(!sys_rst_n) cnt<=24'd0; else if(cnt<24'd10) cnt<=cnt+1; else cnt<=0; end //用于led灯状态的选择 always @(posedge sys_clk or negedge sys_rst_n) begin if (!sys_rst_n) led_control <= 2'b00; else if(cnt == 24'd10) led_control <= led_control + 1'b1; else led_control <= led_control; end //识别按键，切换显示模式 always @(posedge sys_clk or negedge sys_rst_n) begin if(!sys_rst_n) begin led<=4'b 0000; end else if(key[0]== 0) //按键1按下时，从右向左的流水灯效果 case (led_control) 2'b00 : led<=4'b1000; 2'b01 : led<=4'b0100; 2'b10 : led<=4'b0010; 2'b11 : led<=4'b0001; default : led<=4'b0000; endcase else if (key[1]==0) //按键2按下时，从左向右的流水灯效果 case (led_control) 2'b00 : led<=4'b0001; 2'b01 : led<=4'b0010; 2'b10 : led<=4'b0100; 2'b11 : led<=4'b1000; default : led<=4'b0000; endcase else if (key[2]==0) //按键3按下时，LED闪烁 case (led_control) 2'b00 : led<=4'b1111; 2'b01 : led<=4'b0000; 2'b10 : led<=4'b1111; 2'b11 : led<=4'b0000; default : led<=4'b0000; endcase else if (key[3]==0) //按键4按下时，LED全亮 led=4'b1111; else led<=4'b0000; //无按键按下时，LED熄灭 end endmodule