第七章输入输出系统 计算公式： 1.VRAM容量=分辨率灰度级位数 2.VRAM带宽=分辨率灰度级位数帧频 3.磁盘容量：存储在磁盘中的字节总数 4.磁盘记录密度： 道密度 位密度 面密度 沿半径方向单位长度的磁道数 磁道单位长度可记录二进制代码位数 道密度位密度 5.磁盘平均存取时间=(磁头移动到目的的磁道时间) 旋转延迟时间(磁头定位到所在扇区时间) 传输时间 6.磁盘数据传输率=r*N(磁盘转数r转/秒，每个磁道容量为N字节) 7.刷新存储器：颜色数为m，字长n，则2n=m
知识点： 1.磁盘(按块存取，读写操作串行): 记录面 磁道 扇区(磁盘读写最小单位) 磁头数 柱面数 扇区数 2.磁盘地址： 驱动器号 磁道号 盘面号 扇区号 3.RAID：将多个独立的物理磁盘组成一个独立的逻辑磁盘。 通过使用多个磁盘传输率； 存储系统的数据吞吐量大大提高； 通过镜像功能提高安全性； 容错能力通过数据验证提供。 4.I/O接口：主机外设交接界面，通过接口实现主机外设之间的信息交换。 I/O接口功能：选址 传送命令 传送数据 反应I/O设备工作状态 I/O接口类型 按数据传输方式进行分类 串行接口 并行接口 按主机访问I/O控制设备 程序查询界面 中断接口 DMA接口 灵活性根据功能选择 可编程接口 无编程界面 I/O端口：可在接口电路中使用CPU有数据端口、状态端口数据端口、状态端口和控制端口， 若干端口 控制逻辑电路=接口 I/O端口编址方式 统一编址 (存储器映射) 把I/O端口作为存储单元分配地址 优点：无需特别指令，CPU访问IO灵活 端口有更大的编址空间 缺点：占用存取器地址，内存变小 执行速度慢 独立编址 （I/O映射方式） I/O端口地址与存储器地址无关 优点：IO指令与存储器指令明显不同，程序准备清晰，易于理解 缺点：CPU提供存储器读写IO读写两个控制信号，增加控制的复杂性 IO接口：
5.IO方式： 程序查询 (在接口中设置数据端口和状态端口) 工作流程： ①CPU执行初始程序，预置传输参数 ②向IO接口发出命令字，启动IO设备 ③状态信息从外设状态信息 ④CPU不断查询IO设备状态，直到外设准备就绪。 ⑤传送一次数据 ⑥修改地址，计数器参数 ⑦判断传输是否结束，如果转移没有结束③，直到计数器为0 主要特点： ①CPU有踏步现象，CPU与IO串行工作 ②接口设计简单，设备少 ③花费很多时间查询等待 ④只能在一段时间内与外设交换信息，效率低下 程序中断 特点： CPU在程序中安排比在某个时候启动外设更好CPU继续执行原程序。 一旦外设完成了数据传输的准备，它就会主动CPU发出外设请求。 在能够响应中断的条件下，CPU暂时终止正在执行的程序，并将中断服务程序转移到外设服务。 主机和外设的数据传输在中断服务程序中完成，传输完成后，CPU返回原始程序。 硬件故障>软件中断 非屏蔽中断>可屏蔽中断 DMA请求>IO中断设备请求 高速>低速设备 实时设备>普通设备 CPU响应中断的三个条件： ①中断源有中断请求 ②CPU允许中断和打开中断 ③没有更紧迫的任务来执行指令 中断处理过程： ①关中断 ②保存断点 ③中断服务程序 ④保存现场和屏蔽字 ⑤开中断 ⑥执行中断服务程序(核心) ⑦关中断 ⑧恢复现场和屏蔽字 ⑨打开中断，中断返回 CPU具备多重中断功能的条件： ①提前设置中断服务程序中的中断指令 ②优先级高的中断源有权中断优先级低的中断源 DMA方式 特点： 主存和DMA有一个直接的数据通道。 不通过传输数据CPU IO与主机并行工作，程序和传输并行工作 DMA控制器功能： ①接受外设发出的DMA请求，并向CPU发出总线请求 ②CPU响应总线要求，发出总线响应信号，接管总线控制权，进入DMA操作周期。 ③确定传输数据传输数据的地址和长度，并自动修改主存地址计数和传输长度计数 ④在主存和外设之间规定数据传输方向，发出读写控制信号，执行数据传输操作。 ⑤向CPU报告DMA操作的结束 DMA传输方式(解决冲突) 停止CPU访存 DMA与CPU交替访存 周期窃取 DMA传送过程 ①预处理(完成寄存器初始值等准备工作):DMA请求（IO设备向DMA控制器发出DMA请求，DMA控制器向CPU发送总线请求) ②数据传输(占用总线传输数据，数据传输完全由DMA控制） ③后处理（CPU执行中断服务程序完成DMA处理）
DMA传送流程：
DMA与中断的区别： 中断 DMA 数据传送 程序控制 程序的切换—>保存和恢复现场 硬件控制 CPU只需预处理，后处理 中断请求 传送数据 预处理 后处理 (取得总线控制权，返还总线控制权) 响应 指令执行周期结束后，响应中断 每个机器周期都可以结束，总线可以自由响应DMA请求 场景 CPU控制 低速设备 DMA控制器控制 高速设备 优先级 优先级低于DMA 优先级高于中断 异常处理 能处理异常事件 仅传送数据 CPU与外设并行工作，传输与主程序串行工作 CPU与外设并行工作，传输与主程序并行
第六章总线 计算公式： 1.总线(传输)周期:总线运行所需时间。总线周期=N个时钟周期 2.总线时钟周期：机器时钟周期。 3.总线工作频率(一秒内传输数据几次):机器时钟频率。 总线工作频率== 4.总线时钟频率(一秒内有多少个时钟周期):机器时钟频率。总线时钟频率= 5.总线带宽(单位时间内总线上可传输的数据位数):数据传输率，单位B/s 总线带宽=总线工作频率*(总线宽度/8) 知识点： 1.总线：一组可分时共享多个部件的公共信息传输线。分时是指只允许一个部件同时向总线发送信息。共享是指可以在总线上连接多个部件，并通过这组线分时共享各部件之间交换的信息。在某一时刻，只允许一个部件向总线发送信息，但多个部件可以同时从总线接收相同的信息。 2.猝发传输：在总线周期内传输存储地址连接的多个数据字的总线传输方式。 3.总线分类： 按数据传输格式 串行 并行 按时控制模式 同步 异步 按功能 芯片内总线：芯片内总线 系统总线：计算机内各功能部件：（CPU、主存、IO）间的总线 数据总线(双向) 地址总线(单向) 控制总线 通信总线：计算机系统之间的总线 4.系统总线的结构 单总线结构 连接系统总线CPU、主存、IO 优点：结构简单，成本低，易于接入新设备 缺点：带宽低，负荷重，不支持并发传输 双总线结构 主存总线：CPU、数据在主存和通道之间传输 IO总线：外设、通道之间传送数据 注通道是对的IO统一管理设备的处理器存储在主存储器中 优点：存储总线，IO总线分离 缺点:需要增加通道等硬件设备 三总线结构 主存总线：CPU、内存 IO总线：CPU、各类外设 DMA总线：内存外设 优点：提高IO设备性能，提高系统吞吐量 缺点：系统效率低 5.总线仲裁:多个主设备同时竞争总线控制权 集中仲裁方式：集中所有总线请求，使用裁决算法进行裁决 链式查询方式：当部件要求使用总线时，通过总线请求线将信号发送到总线控制器，总线控制器检查总线是否忙，总线不忙，立即发送总线响应信号，通过总线响应线BG串行从一个部件传输到下一个部件，并依次查询。如果响应信号到达的部件有总线请求，则信号将不再传输。 离总线控制器越近，优先级越高。 【注】总线忙信号的建立者是获得总线控制权的设备。 优点：优先固定，结构简单，扩展方便。 缺点：硬件故障敏感，优先级不能改变。当优先级高的部件经常使用总线时，优先级低的部件不能长期使用总线。 控制线数：3(总线请求1，总线忙1，总线允许1) 计数器定期查询方法：当总线控制器收到总线请求信号并判断总线免费时，计数器开始计数，计数值通过设备地址线发送到各部件。当地址线上的计数值与要求使用总线设备的地址一致时，设备获得总线控制权，并终止计数器的计数级查询。 优点:计数器刻有程序设置(从0开始，从上次终点开始) 缺点：增加控制线数量，控制比链式查询更复杂 控制线数： 2 (总线请求1，总线忙1，总线允许) 独立请求模式（每对设备都有一对总线请求线，总线允许线）：当总线上的部件需要使用总线时，通过各自的总线请求线发送总线请求信号，并在总线控制器中排队。当总线控制器根据一定的优先级顺序决定批准部件请求时，向部件发送总线响应信号，部件获得总线使用权，并开始传输数据 优点：响应速度快 缺点：控制线多，总线控制逻辑复杂
控制线数：2n 1（总线请求n，总线允许n，总线忙1） 仲裁分布 每个主模块都有自己的仲裁号和仲裁器。当他们有总线要求时，将其唯一的仲裁号发送到共享的仲裁总线，每个仲裁器将从仲裁总线获得的仲裁号与自己进行比较。 六、总线传输四个阶段： 申请分配阶段 传输请求，总线仲裁 寻址阶段 主模块从模块地址和命令通过总线发出 传输阶段 主模块数据交换 结束阶段 主模块让出总线权 7. 同步定时模式：系统使用统一的时钟信号协调接收双方的传输定时关系 优点：传输速度快，传输速度高，总线控制逻辑简单 缺点：主要从设备强制同步，无效验证，可靠性差 异步定时：通过握手信号实现定时控制。备，主设备提出请求信号，经传送接口传送到从设备；从设备接到请求后，通过接口向主设备发送回答信号。 优点：总线周期长度可变，可实现速度相差大的设备进行信息交换，自动适应时间的配合。 缺点：比同步控制复杂，速度比同步定时慢。 不互锁 半互锁 全互锁 8.
第五章 中央处理器 计算公式： 1.若指令系统具有N种机器指令，则控制存储器中的微程序数至少是N+1. 2.流水线吞吐率：单位时间内流水线所完成的任务数量,n是任务数，Tk是处理完n个任务所需时间 TP= = 3.流水线加速比：不使用流水线和使用流水线所用时间的比。 S== 4. 流水线的效率= 知识点： 1.CPU的功能：指令控制、操作控制、时间控制、数据加工、中断处理 2.控制器基本功能：从主存取出指令，分析指令并产生有关的操作控制信号，控制数据流动方向 硬布线控制器 微程序控制器
3.控制器工作原理：根据指令操作码、指令执行步骤（微命令序列）和条件信号来形成当前.计算机各部件的控制信号。 4. 指令周期 CPU完成一条指令的时间 机器周期（CPU周期） 一次总线事务访问一次主存或IO的时间 一个机器周期包含若干时钟周期 时钟周期（节拍、T周期） CPU操作基本单位 存取周期 存储器进行两次独立操作（连续两次读写操作）所需的最小间隔时间 【注】若存储字长等于指令字长，取指周期即机器周期。 6. 取指周期 间址周期 执行周期 中断周期 FE IND EX INT 取指令 取有效地址 取操作数 保存程序断点
取指周期： PC–>MAR 1–>R MDR–>IR OP(IR)–>CU (PC)+1–>PC 间址周期： Ad(IR)–>MAR 1–>R M(MAR)–>MDR MDR–>Ad(IR) 中断周期： (SP)—1–>SP (SP)–>MAR 1–>W (PC)+1–>MDR 向量地址–>PC 执行周期： 1）非访存指令 CLA 0–>ACC COM ---->ACC SHR L(ACC)–>R(ACC) ACC0–>ACC0 CSL R(ACC)–>L(ACC) ACC0–>ACCn 2)访存指令 ADD X Ad(IR)–>MAR M(MAR)–>MDR (ACC)+(MDR)–>ACC
STA X Ad(IR)–>MAR 1–>W ACC–>MDR MDR–>M(MAR)
LDA X Ad(IR)–>MAR 1–>R M(MAR)–>MDR MDR–>ACC 3)转移指令 JMP X Ad(IR)–>PC BAN X A0Ad(IR)+(PC)–>PC
8.指令执行方案 单指令周期 每条指令在固定的时间周期之内完成，指令之间串行执行 （指令周期取决于执行时间最长的指令的执行时间） 多指令周期 指令需要几个时钟周期就分配几个时钟周期，指令之间串行执行 流水线方案 并行执行 9.1）数据通路：数据在功能部件之间传送的路径 2）数据通路的功能：实现CPU内部的运算器与寄存器及寄存器之间的数据交换 3）数据通路的基本结构： CPU内部单总线方式 CPU内部三总线方式 专用数据通路方式
10.硬布线控制器： 输入：操作码 时钟 标志 外来信号 输出：CPU内部控制信号 到控制总线的控制信号 11.CPU控制方式 同步控制方式 系统有一个统一的时钟 控制电路简单，运行速度慢 异步控制方式 通过应答方式联络 运行速度快，控制电路比较复杂 联合控制方式 大部分同步，小部分异步 12.硬布线控制单元的设计：见王道P209 微程序控制单元设计：见王道P214 13.微程序控制器 1） 主存储器 存放程序和数据，在CPU外部，用RAM实现 控制存储器CM 存放微程序，在CPU内部，用ROM实现 2）微指令编码方式 直接编码方式 不用译码，将表示微命令的对应位设置为1或0 优点：简单，执行速度快 缺点：n个微命令就要求微指令的操作字段有n位，CM容量极大 字段直接编码方式 微命令字段分段原则： ①把互斥的微命令放在同一字段，相容微命令放在不同字段 ②每个小段包含的信息位不能太多，否则将增加译码线路的复杂性和译码时间 ③每个小段留出一个状态表示本字段不发生任何微命令 字段间接编码方式 一个字段的微命令需要另一个字段的微命令来解释 3）微指令地址形成方式 ①断定方式：下地址字段直接指出后继微指令的地址 ②根据机器指令的操作码形成 4）微指令格式 ①水平型微指令：定义执行几种并行的基本操作 ②垂直型微指令：一种 ③混合型微指令 水平型微指令 垂直型微指令 操作能力强、效率高、灵活性强 较差 执行一条指令时间短 时间长 微指令字较长，微程序短 微指令字较短，微程序长 14. 微程序控制器 硬布线控制器 工作原理 微操作控制信号以微程序的形式放在控制存储器中，执行指令时读出即可 微操作控制信号由组合逻辑电路根据当前的指令码、状态和时序，即时产生 执行速度 慢 快 规整性 较规整 繁琐、不规整 应用场合 CISC CPU RISC CPU 易扩充性 易扩充修改 困难 15.流水线的特点 ①把一个任务分成若干子任务，每个子任务由专门功能部件并行执行 ②流水线每个功能段部件后面都要有一个锁存器，保存本流水段的执行结果，供下一流水段使用 ③尽量为流水线提供连续的任务 ④流水线中各功能段的时间应尽量相等 ⑤流水线有装入时间、排空时间。装入时间是第一个任务进入流水线到输出流水线的时间。排空时间是指最后一个任务进入流水线到输出流水线的时间。 16.影响流水线的因素
结构相关（资源冲突） 数据相关（数据冲突） 控制相关（控制冲突）
定义 多条指令在同一时刻争用同一资源 前一条指令执行完之后才能执行后一条指令 流水线遇到转移指令和其他改变PC值的指令造成断流 解决办法 ①后续指令暂停一个时钟周期 ②单独设置数据存储器和资源存储器 ①暂停一个或几个时钟周期（硬件阻塞 软件插入NOP） ②设置专用数据通路（数据旁路技术）：把前一条指令的ALU计算结果作为自己的输入数据 ③调整指令顺序 ①分支预测 ②预取转移成功和不成功两个控制流方向上的目标指令 ③加快和提前形成条件码 ④提高转移方向的准猜率
第四章指令系统 知识点： 1.指令：计算机运行最小的功能单位 2.指令寻址方式：王道P158 寻址方式 有效地址 访存次数 隐含寻址 程序指定 0 立即寻址 A即是操作数 0 直接寻址 EA=A 1 一次间接寻址 EA=(A) 2 寄存器寻址 EA=Ri 0 寄存器间接一次寻址 EA=(Ri) 1 相对寻址 EA=(PC)+A 1 基址寻址 EA=(BR)+A 1 变址寻址 EA=(IX)+A 1 堆栈寻址 3. CISC RISC 指令系统 复杂，庞大 简单，精简 指令数目 一般大于200条 一般小于100条 指令字长 不固定 定长 可访存指令 不加限制 只有存数/取数指令 各种指令执行时间 相差较大 绝大多数在一个周期内完成 各种指令使用频度 相差很大 都比较常用 通用寄存器数量 较少 多 目标代码 难以用优化编译生成高效的目标代码程序 采用优化的编译程序，生成代码较为高效 控制方式 微程序控制 硬布线控制 指令流水线 可通过一定方式实现 必须实现
第三章存储系统 计算公式： 1.存储容量=存储字数字长（如1M8位） 2.数据传输率=数据的宽度（B）/存储周期（s） 3.存取周期（两次独立访问存储器操作之间的最小时间间隔）=存取时间（启动一次存储器操作到完成该操作所经历的时间）+恢复时间 4.存储器交叉模块数应大于等于m=T/r 5.流水线连续存取m个字耗时t1=T+(m-1)r 顺序存取m个字耗时t2=mT 6.cache命中率 7.Cache-主存系统的平均访问率： 知识点： 思考一下RAM ROM 1.存储器分类：王道P90 按在计算机中的作用分类 主存 辅存 cache 按存储介质分类 磁表面存储器 磁心存储器 光存储器 按存取方式分类 随机存储器（RAM） 只读存储器（ROM） 串行访问存储器 按信息的可保存性分类 易失 非易失 2.P93页图 3.RAM（易失，随机存取） SRAM DRAM 存储信息 触发器 电容 破坏性读出 非 是 需要刷新 不要 需要 送行列地址 同时送 分两次送 运行速度 快 慢 集成度 低 高 发热量（功耗） 大 小 存储成本 高 低 主要用途 高速缓存 主机内存
ROM（非易失，随机存取）
4.存储器与CPU连接 5. 双端口RAM（空间并行） 多模块存储器（时间并行） 有两个端口，有两组相互独立的地址线、数据线、读写控制线，允许两个控制器同时异步访问存储单元 单体多字存储器：只有一个存储体，每个存储单元存储m个字，总线宽度也为m个字。一次并行读出m个字，地址顺序排列并处于同一存储单元。 单体多字系统在一个存储周期内，从同一地址取出m条指令，然后将指令逐条送至CPU执行，即每隔1/m存取周期，CPU向主存取一条指令。 优点：增大存储器带宽，提高单体存储器工作速度。 缺点：指令、数据必须连续存放
发生错误解决办法： 置忙信号为0 暂时关闭一个端口 多体并行存储器： ①高位交叉编址： 体号 体内地址 ②低位交叉编址：（流水线并行存取） 体内地址 体号
CPU与cache之间的数据交换以字为单位，而cache与主存之间的数据交换则以cache块为单位。 7.Cache工作基本原理： ①当CPU发出读请求时，若访存地址在cache中，就将此地址转换成cache地址，直接对cache进行读操作，与主存无关。 ②若cache不命中，则仍需访问主存，并把此字所在的块一次性地从主存调入cache。 ③若cache已满，根据替换算法替换cache中原来的某块信息。 8.cache和主存的映射方式： 直接映射（一一对应）： 主存字块标记 cache块号 块内地址 全相连映射（随便放）： 主存字块标记 块内地址 组相连映射（组间直接映射，组内全相连）: 主存字块标记 组地址 字块内地址
9.cache中主存块替换算法：随机算法、先进先出算法、近期最少使用、最不经常使用 10.非写分配法（只写入主存，不掉块）<-------> 全写法（同时把数据写入cache和主存） 写分配法（加载主存中的块到cache中，更新这个cache块）<-------> 写回法（此块被换出则写入主存）
虚拟存储器 Cache 相同之处： 提高系统性能 把数据划分为小数据块，并作为基本的传递单位 都有地址映射、替换算法、更新策略等问题 解决主存容量 解决主存速度 OS和硬件共同实现，对程序员不透明，对应用程序员透明 硬件实现，对所有程序员透明 不命中影响更大（主存速度为硬盘的100倍以上） 不命中先由硬盘调入主存，不能直接和CPU通信 不命中时主存和CPU直接通信 12. TLB----->页表----->cache----->主存（cpu发出访存命令（逻辑地址），先查找TLB和页表，将逻辑地址转化为物理地址，再查找对应的cache） Cache命中，页表命中，TLB不一定命中；页表不命中，cache、主存不命中
第一章计算机系统概述 计算公式： CPU执行时间== MIPS== 知识点： 1.冯诺依曼机特点： 计算机硬件系统由运算器、存储器、控制器、输入设备、输出设备5大部件构成。 指令和数据以同等地位存储在存储器中，并可按地址寻访。 指令和数据均用二进制代码表示。 指令由操作码和地址码组成，操作码用来表示操作的性质，地址码用来表示操作数在存储器中的位置。 指令在存储器中按顺序存放。通常，指令是按顺序执行的，在特定条件下可根据运算结果或根据设定的条件改变执行顺序。 早期的冯诺依曼机以运算器为中心，输入输出设备通过运算器与存储器传送数据。 2. 高级语言---->汇编语言---->机器语言 高级语言---->机器语言 3. 机器字长 计算机能直接处理的二进制位数 指令字长 一个指令字中包含的二进制代码的位数 存储字长 一个存储单元存储的二进制代码的长度 它们必须都是字节的整数倍。 若指令字长等于存储字长的2倍，则2次访存取出一条指令，取指周期为机器周期的2倍。 若指令字长等于存储字长，则取指周期等于机器周期。