If you can't explain it simply, you don't understand it well enough.——Albert Einstein
博主目前是集成电路工程专业的三名研究生，研究方向是数字电路设计。由于明年6月毕业，最近忙于秋季招聘，面试职位是数字前端，目前验证和设计offer都得到了。从8月到现在，我遇到了很多公司，踩了很多坑。现在我整理了整个过程中遇到的一些有代表性的问题，，单独搜索具体例题可以找到很多，祝大家求职顺利。
基础知识：
数字电路设计过程
FPGA内部结构、设计过程
进制转换
逻辑状态，卡洛图简化(用与非门实现各种逻辑(和或表达)
存储器分类
Latch行为级描述与D触发器的区别latch的产生
数字电路中的功耗主要由哪两种组成，分别是什么，低功耗设计的几种手段
同步电路和异步电路的概念，跨时钟域的信号传输，为什么信号接收端打两拍？
异步FIFO，握手信号，为什么要用格雷码？
什么是竞争和冒险？如何消除？
亚稳态的概念，如何减少影响，如何降低概率
如何定义格雷码？
如何实现线与？
Moore, Meeley状态机的区别，三段状态机的写法
同步复位、异步复位、异步复位同步释放差异
静态、动态时序分析概念、优缺点
常考题型：
时序问题（setup time/hold time，skew/jitter）
一串序列检测，上升下降边缘检测，一串有规律序列的产生
状态机(饮料机)
利用COMS实现简单的逻辑
设计：
环形振荡器的设计
FPGA和ASIC的区别
FPGA时序优化的主要方法
Falth_Path的设置
算法除2除3取余算法(模2、模3)Verilog设计实现模3算法：https://zhidao.baidu.com/question/1383837207982172220.html
偶数分频，奇数分频(奇数分频器设计占空比50%)，小数分频
7(10)进制(循环)计数器的设计
给出一个简单的由NOT,NAND,NOR组成的原理图根据输入波形绘制每个点的波形
全加法器的设计
时钟门控Register的设计
利用4选1MUX实现F(x,y,z)=xz＋yz’
用二选一MUX实现基本逻辑门功能
毛刺消除电路
背靠背FIFO的计算
数字电路：
锁相环（PLL）的组成部分
Asic的design flow
数字后端流程
描述CMOS电路中锁定效应的过程和最终结果？
解释latch-up现象和Antenna effect及其预防措施.
窄沟效应是什么？
什么是NMOS、PMOS、CMOS？什么是增强型和耗尽型？什么是？PNP、NPN？他们有什么区别？
硅栅COMSP管还是N管是N管是在工艺中陷阱中做的，N连接陷阱电位的要求是什么？
代码覆盖率概念
状态机验证完整性
UVM建立最小验证系统
UVM—transaction随机语法
UVM—TLM设置通信中端口
冯诺依曼和哈佛的结构不同
复杂指令集和精简指令集
并行，理解流水线
ARM有多少级流水线，功能是什么？
对总线（AMBA）对不同总线的应用场景的理解，如果在项目中使用，会让画时序
SPI端口，GPIO，I2C，URAT协议的理解
处理器(高级):分支预测，并行编译
FFT DFT
PSK、QAM
奈奎斯特采样定律
浮点数的存储结构，量化算法
ASCII码
一些经典的数列算法(排序等。……）
(高级):哈希，CRC
Mux：多路选通器
Inverter(INV)：反相器
FF：触发器
FSM(有限状态机)
虽然以上问题很多，也很复杂，但除了数字电路部分我没有遇到一些点，是从其他数据，其他知识点是他们自己或周围的学生真正遇到的问题，总的来说越重要，我希望工作顺利！
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2019.11.新增:模3算法参考