SMARTsemi DDR3内存ic KTDM2G3C818BGIEAT接纳双数据速度架构，完成高速运转。该集成电路完成了高速双数据速度传输速度高达1866Mb/秒/引脚普通使用。该芯片被设想成吻合所有关头DDR3(L) DRAM关头特点，所有操纵和地点输出与一对内部供应的差分时钟同步。
特点
接口及电源
vdd / vddq = 1.35v (-0.067v /+ 0.1v)
Sstl_15: vdd / vddq = 1.5v(±0.075v)
JEDEC DDR3(L)兼容
8n预取架构
差分时钟(CK/CK)和数据频闪
(dq / dq)
dq、DQs和DM上的双数据率
数据完整性
主动刷新和自革新模式
省电模式
部份数组自革新(PASR)
下电模式
旌旗灯号的完整性
可设置DS的体系兼容性
可设置模上终止
经由过程内部ZQ衬垫校准DS/ODT阻抗精度(240ohm±1%)
旌旗灯号同步
经由过程MR配置写入“调平”
经由过程MPR读取调平
可编程性能
CAS耽误(5/6/7/8/9/10/11/12/13/14)
CAS写时延(5/6/7/8/9/10)
附加耽误(0/CL-1/CL-2)
写复原时候(5/6/7/8/10/12/14/16)
爆发型(次第/交织)
迸发长度(BL8/BC4/BC4或8)
自革新温度局限(失常/扩大)
输入驱动器阻抗(34/40)
RTT_Nom模上终止(20/30/40/60/120)
RTT_WR模上终止(60/120)
预充电下电(慢/快)