SMARTsemi DDR4内存ic KTDM8G4B632BGIEAT的电源(JEDEC规范1.2V)为V(DD) = 1.2V±5%，V(PP) = 2.375V ~ 2.75V。ICs有多达8家银行(4家银行x 2家银行集团)，可提供x 16种产物。DDR4拥有一个伪开漏(POD)接口，拥有8和4的Burst Length (BL)和Burst Chop (BC)。
特点
电源(JEDEC规范1.2V)
V(dd) = 1.2v±5%
V(PP) = 2.375V至2.75V
16个外部银行(x8)
8家银行(4家银行x 2家银行集团)购置x 16种产物
伪开漏(POD)接口
8和4带爆切(BC)爆长(BL)
CAS时延(CL)
10(11) 12(13)、14日(15)、16日(17),18日,19日,20日,22日,24岁
CAS写时延(CWL)
9、10、11、12、14、16、18、20
模上终止(ODT):有效值为RZQ/7, RZQ/5 (RZQ = 240欧姆)
预充主动预充选项为每一个突发造访
革新:主动革新、自革新
革新周期
均匀革新周期
在0℃≤TC≤+85℃或-40℃≤TC≤+85℃时，7.8μs
在+85℃≤TC≤+95℃时3.9μs
双数据速度架构每一个时钟周期两次数据传输
接纳8位预取流水线布局完成了数据的高速传输
双向差分数据频闪(DQS_t和DQS_c)与数据一路传输/接受，用于在接受端捕捉数据
支撑终止数据频闪(仅x8) (TDQS_t和TDQS_c)
DQS与read的数据边对齐;中央与写入的数据对齐
差分时钟输出(CK_t和CK_c)
DLL将DQ和DQS转换与CK转换对齐
在每一个正向CK边缘上输出的敕令;数据和数据掩码引用到DQS的双方
数据写入DM (Data Mask)
写CRC (Cyclic Redundancy Code)用于DQ谬误检测，并在高速运行时关照控制器
数据总线反转(DBI)
进步功耗和旌旗灯号完整性
内存接口的(仅x16产物)
1tCK和2tCK模式都支撑可编程前导
Command Address (CA)奇偶校验，用于敕令/地点旌旗灯号谬误检测并关照控制器
VREFDQ培训
VREFDQ天生在DRAM外部，并进一步锻炼每一个DRAM
每DRAM可寻址性(PDA)
每一个DRAM能够独自配置分歧的模式寄存器值，并拥有独自的调解。
细粒度革新
2x, 4x模式更小的tRFC
可编程部份阵列自革新(PASR)
RESET_n引脚用于通电次第和复位性能
操纵箱温度局限:
商用:TC = 0°C ~ +95°C
工业:TC = -40°C ~ +95°C